JPH08107200A - プレーナ型トライアックおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 順耐圧を犠牲にすることなくトリガ感度を高
める。 【構成】 Ｎ型の半導体基板の上主面部分に選択的に形
成されたＰ2層３の露出面部分には、Ｔ1電極３１に接続
されるＮ2層５とゲート電極に接続されるＮ4層６とが選
択的に形成されている。互いに近接するＮ1層２とＮ4層
６とに挟まれたＰ2層３の領域Ｐ₂aに隣接するように、
Ｐ3層４１がＮ1層２の露出面部分に選択的に形成されて
いる。正の遮断状態のときに半導体基板に現れる空乏層
Ｓ1は、Ｐ2層３とＰ3層４１の相対する境界付近におい
て、それらの内部には侵入し難い。すなわち、Ｐ3層４
１のために領域Ｐ₂aへの空乏層Ｓ1の侵入が抑制され
る。このため、領域Ｐ₂aの幅Ｄ3を狭く設定することに
よって、順耐圧を劣化させることなく、トリガ電流の経
路抵抗を高め、トリガ感度を改善することが可能であ
る。 【効果】 順耐圧を犠牲にすることなくトリガ感度を高
めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プレーナ型トライア
ックおよびその製造方法に関し、特にトリガ感度と耐圧
とを両立的に向上させるための改良に関する。

【０００２】

【従来の技術】トライアック（双方向３端子サイリス
タ）は、２個の逆阻止３端子サイリスタを逆並列に接続
したのと等価な構造を有し、ゲート電流に応答して交流
電流の開閉を行い得る複合型サイリスタの一種である。
中でもプレーナ型のトライアックは、プレーナ型の他の
半導体装置と同様に、製造工程においてＰＮ接合部が常
に良質の酸化膜で保護されるため製品の品質が保証され
る、リソグラフィ技術の導入によって微細加工が可能で
あるなどの利点があり、現在ではトライアックの主流と
なっている。

【０００３】従来のプレーナ型トライアックの構造を図
１０〜図１２に示す。これらの中で、図１０は、トライ
アックを構成する半導体基板の上主面に沿った構造を規
定する拡散パターンの形状を示す平面図である。また、
図１１は、図１０におけるＡ−Ａ切断線に沿った断面図
である。さらに、図１２は、トライアックの上面に形成
される各種電極と半導体基板の間の接続のためのコンタ
クトホールの形状を示す平面図である。

【０００４】図１０および図１１に示すように、このト
ライアックでは、シリコン半導体基板の下主面にＰ₁層
１が形成されており、他方の上主面には、Ｎ型の半導体
層であるＮ₁層（第１半導体層）２が選択的に露出して
いる。さらにＮ₁層２の上面中央部にＰ型の半導体層で
あるＰ₂層３（第２半導体層）が選択的に形成されると
ともに、Ｎ型の半導体層であるＮ₅層（「チャネルスト
ッパ」と称される）４が、Ｐ₂層３の上面においてＰ₂層
３の周囲を囲むようにリング状に形成されている。そし
て、Ｐ₂層３の上面には互いに分離された２つのＮ型半
導体層であるＮ₂層（第３半導体層）５とＮ₄層（第４半
導体層）６とが選択的に形成されている。

【０００５】また、半導体基板の下主面すなわちＰ₁層
１の下面には、Ｎ型の半導体層であるＮ₃層７が、Ｎ₁層
２とは分離して選択的に形成されている。さらに、Ｎ₁
層２の周辺、すなわち半導体基板の外周端縁部分にはＰ
₄層（「チップ分離層」と称される）８が形成されてい
る。

【０００６】これらの各半導体層は、各種の拡散パター
ンを用いて、Ｎ型またはＰ型の不純物を半導体基板の上
主面および下主面に選択的に拡散することによって形成
される。図１０には、半導体基板の上主面部分に選択的
に形成されている各半導体層を形成するのに用いられる
拡散パターン１１、１２、１３、１４、および１５が図
示されている。

【０００７】これらの各半導体層を形成するには、まず
Ｎ型の半導体基板が準備される。その後、拡散パターン
１１を用いて半導体基板の上主面にＰ型不純物を選択的
に拡散するとともに、同様の拡散パターン（図示を略す
る）を用いて、下主面にもＰ型不純物を選択的に拡散す
ることによって、半導体基板の外周端縁に沿った領域に
Ｐ₄層８を選択的に形成する。つぎに、半導体基板の下
主面にＰ型の不純物を拡散させることによってＰ₁層１
が形成される。その結果、Ｎ₁層２が半導体基板の上主
面に選択的に露出する。

【０００８】Ｐ₁層１の形成と同時、あるいはその後
に、Ｐ₂層３が形成される。Ｐ₂層３は、拡散パターン１
２を用いて、半導体基板の上主面にＰ型不純物を選択的
に拡散することによって形成される。つぎに、Ｎ₅層
４、Ｎ₂層５、Ｎ₄層６、およびＮ₃層７が形成される。
Ｎ₅層４、Ｎ₂層５、およびＮ₄層６は、拡散パターン１
３、１４、１５をそれぞれ用いて、Ｎ型不純物を選択拡
散することによって形成される。

【０００９】これらの拡散パターン１１〜１５は、半導
体基板の上主面に形成されたＳｉ０ ₂膜（シリコン酸化
膜）１７を、周知のリソグラフィ技術を用いて選択的に
開口することによって形成される。各半導体層２〜６の
平面形状すなわち半導体基板の上主面に沿った形状は、
これらの拡散パターン１１〜１５の形状によって規定さ
れる。すなわち、各半導体層２〜６の平面形状は、各拡
散パターン１１〜１５の形状から拡散距離に相当する分
だけ膨らんだ形状となる。

【００１０】また、Ｓｉ０₂膜１７に同要領で選択的に
開口部を設けることによって、図１２に点線で示すコン
タクトホール２１、２２、２３、２４が形成されてい
る。図１１に示すように、各種の電極が、これらのコン
タクトホール２１〜２４を通じて所定の半導体層とコン
タクト（接触）している。すなわち、コンタクトホール
２１を通じて、主電極の一つであるＴ₁電極３１がＰ₂層
３の上面とＮ₂層５の上面とに選択的にコンタクトして
いる。また。コンタクトホール２２を通じて、ゲート電
極３２がＰ₂層３の上面とＮ₄層６の上面とに選択的にコ
ンタクトしている。

【００１１】さらに、コンタクトホール２３を通じて、
環状のリング電極３３がＮ₅層４の上面に沿ってコンタ
クトしており、コンタクトホール２４を通じて、同じく
環状のリング電極３４がＰ₄層８の上面に沿ってコンタ
クトしている。また、半導体基板の下主面全体にわたっ
て、もう一つの主電極であるＴ₂電極３５が形成されて
いる。このＴ₂電極３５は、Ｐ₁層１の下面とＮ₃層７の
下面との双方にコンタクトしている。

【００１２】図１１および図１２に示すように、Ｔ₁電
極３１とＰ₂層３との接触部とゲート電極３２とＰ₂層３
との接触部とは、互いにＮ₂層５およびＮ₄層６を間に挟
んでこれらの外側に位置するように形成される。このこ
とによって、小さなゲート電流によってトライアックが
安定的に点弧することを可能にしている。さらに、Ｎ₄
層６はゲート電極３２との接触部から半導体基板の上主
面に沿って半島状に伸びるように形成されている。この
ことは、ゲート電流の経路を長くすることによって経路
の抵抗を高め、その結果トライアックのトリガ感度の向
上をもたらしている。

【００１３】また、Ｐ₄層８は、Ｐ₁層１とＮ₁層２との
間のＰＮ接合を、半導体基板の側面に露出させないため
に設けられている。さらに、Ｎ₅層４およびリング電極
３３は、遮断時におけるＮ₁層２の上面での空乏層の電
界を緩和させて、耐圧を向上させる目的で設けられてい
る。

【００１４】このトライアックでは、Ｐ₁層１、Ｎ₁層
２、Ｐ₂層３、およびＮ₂層５とによって、これらの層を
順にＰエミッタ層、Ｎベース層、Ｐベース層、およびＮ
エミッタ層とする第１サイリスタＴ₁が構成され、同時
に、Ｐ₂層３、Ｎ₁層２、Ｐ₁層１、およびＮ₃層７とによ
って、これらの層を順にＰエミッタ層、Ｎベース層、Ｐ
ベース層、およびＮエミッタ層とする第２サイリスタＴ
₂が構成されている。これらの２つのサイリスタＴ₁，Ｔ
₂は、互いに各半導体層の一部を共有することによっ
て、等価的に逆並列接続されている。

【００１５】このトライアックの動作には、Ｔ₁電極３
１の電位を基準としたＴ₂電極３５およびゲート電極３
２の電位の正負によって、４通りの動作モードが存在す
る。

【００１６】第１の動作モードは、Ｔ₂電極３５とゲー
ト電極３２の電位がともに正である場合の動作である。
この動作モードでは、ゲート電極３２からＴ₁電極３１
へとゲート電流が流れ、このゲート電流によって第１サ
イリスタＴ₁が導通する。

【００１７】第２の動作モードは、Ｔ₂電極３５の電位
が正であって、ゲート電極３２の電位が負である場合の
動作である。この動作モードでは、Ｔ₁電極３１からゲ
ート電極３２へとゲート電流が流れ、このゲート電流に
よって第１サイリスタＴ₁が導通する。

【００１８】第３の動作モードは、Ｔ₂電極３５とゲー
ト電極３２の電位がともに負である場合の動作である。
この動作モードでは、Ｔ₁電極３１からゲート電極３２
へとゲート電流が流れ、このゲート電流によって第２サ
イリスタＴ₂が導通する。

【００１９】第４の動作モードは、Ｔ₂電極３５の電位
が負であって、ゲート電極３２の電位が正である場合の
動作である。この動作モードでは、ゲート電極３２から
Ｔ₁電極３１へとゲート電流が流れ、このゲート電流に
よって第２サイリスタＴ₂が導通する。

【００２０】

【発明が解決しようとする課題】ところで、トライアッ
クでは、できるだけ小さなゲート電流で導通が実現する
こと、すなわちトリガ感度が高いことが望ましく、トリ
ガ感度を高めることはトライアックにおける技術的目標
の一つとなっている。

【００２１】トリガ感度を向上させるには、一般にゲー
ト電流の経路の電気抵抗（以下に「経路抵抗」と称す
る）を高めることが有効な手だてとなる。図１３の平面
図および図１４の断面図には、第１および第４の動作モ
ード、すなわちゲート電極３２の電位が正であるときの
ゲート電流の経路が矢印で示されている。また、図１５
の平面図および図１６の断面図には、第２および第３の
動作モード、すなわちゲート電極３２の電位が負である
ときのゲート電流の経路が矢印で示されている。

【００２２】これらのいずれの動作モードにおいても、
ゲート電流の主要部は、ゲート電極３２からＮ₄層６の
下方に位置するＰ₂層３の部分、すなわち抵抗成分Ｒ₁を
通過する電流成分Ｉ₁、Ｎ₂層５とＮ₄層６とに挟まれた
Ｐ₂層３の部分、すなわち抵抗成分Ｒ₂を通過する電流成
分Ｉ₂、および、Ｎ₄層６の周縁部とこれに近接するＮ₁
層２の周縁部とに挟まれたＰ₂層３の細長状の領域Ｐ_2a
（第１領域）、すなわち抵抗成分Ｒ₃を通過する電流成
分Ｉ₃で構成される。

【００２３】これらの抵抗成分Ｒ₁〜Ｒ₃の値を高めるこ
とによって、トライアックのトリガ感度は高まる。それ
は第１に、Ｐ₂層３に導入される不純物濃度を低くする
ことによって可能である。また第２に、各抵抗成分Ｒ₁
〜Ｒ₃を規定する各電流成分Ｉ ₁〜Ｉ₃の経路の幅、すな
わちＮ₄層６の底面からＰ₂層３の底面までのＰ₂層３の
幅Ｄ₁（図１４）、Ｎ₂層５とＮ₄層６の間の幅Ｄ₂（図１
３、図１４）、および領域Ｐ_2aの幅Ｄ₃（図１３）を小
さくすることによって可能である。しかしながら、これ
らのいずれの方法においても、以下に述べる理由によっ
て、トリガ感度を向上させる上で限界があった。

【００２４】ゲート電極３２の電位をゼロ電位（すなわ
ちＴ₁電極３１と等電位）にすると、Ｔ₂電極３５の電位
が正、負のいずれであってもトライアックは遮断状態と
なる。このとき、Ｔ₁電極３１とＴ₂電極３５の間に印加
し得る電圧の大きさには限界があって、Ｔ₂電極３５の
電位が正または負であるときの限界値は、それぞれ順耐
圧、逆耐圧と称される。

【００２５】図１７および図１８に示すように、Ｔ₂電
極３５の電位が正であるときの遮断状態（正の遮断状
態）では、Ｎ₁層２とＰ₂層３の接合面Ｊ₁に逆バイアス
電圧が印加される結果、この接合面Ｊ₁に沿って空乏層
Ｓ₁が形成される。同様に、Ｔ₂電極３５の電位が負であ
るときの遮断状態（負の遮断状態）では、Ｐ₁層１（お
よびＰ₄層８）とＮ₁層２の接合面Ｊ₂に逆バイアス電圧
が印加される結果、この接合面Ｊ₂に沿って空乏層Ｓ₂が
形成される。Ｔ₁電極３１とＴ₂電極３５の間に印加され
る電圧が高いほど、これらの空乏層Ｓ₁、Ｓ₂の厚みは増
大する。すなわち、各接合面Ｊ₁、Ｊ₂に隣接する半導体
層の内部へと深く侵入する。

【００２６】このため、領域Ｐ_2aの幅Ｄ₃が十分でない
と、正の遮断状態の際に、半導体基板の上主面において
空乏層Ｓ₁の端縁がＮ₄層６にまで達し、いわゆるパンチ
スルーを引き起こす。このときの印加電圧によって順耐
圧が決定される。このため、順耐圧を十分に高くするた
めには、領域Ｐ_2aの幅Ｄ₃を十分に確保する必要があ
る。また、Ｐ₂層３の不純物濃度が低い場合にも、空乏
層Ｓ₁はＰ₂層３の内部へ侵入し易く、パンチスルーが生
じ易くなる。

【００２７】すなわち、上述した第１の方法では、Ｐ₂
層３の不純物濃度を低めることによってトリガ感度は向
上しても、順耐圧は劣化するという問題点がある。加え
て、トライアックとしての動作を保証する上で、Ｐ₂層
３の不純物濃度にはある下限が存在する。また、第２の
方法では、幅Ｄ₃を狭くすると順耐圧の劣化をもたら
す。逆に、幅Ｄ₃を広く維持したままで、幅Ｄ₁および幅
Ｄ₂のみを狭くしたのでは、抵抗成分Ｒ₃によって規定さ
れる上限以上に経路抵抗を高めることはできない。

【００２８】このように、従来のトライアックでは、順
耐圧を犠牲にすることなくトリガ感度をある限度以上に
は高めることができないという問題点があった。

【００２９】この発明は、従来のトライアックにおける
上記した問題点を解消するためになされたもので、順耐
圧を犠牲にすることなくトリガ感度をさらに高めること
ができるトライアックおよびその製造方法を提供するこ
とを目的とする。

【００３０】

【課題を解決するための手段】第１の発明にかかるプレ
ーナ型トライアックは、半導体基板の主面に選択的に露
出する第１半導体層の露出面部分に、ゲート電極と主電
極の双方に接続される第２半導体層が前記第１半導体層
とは導電形式を異ならせて選択的に形成され、当該第２
半導体層の露出面部分に、前記主電極に接続される第３
半導体層と前記ゲート電極に接続される第４半導体層と
が前記第１半導体層と導電形式を同一にして選択的に形
成されたプレーナ型トライアックにおいて、前記主面上
において互いに近接する前記第４半導体層の周縁部と前
記第１半導体層の周縁部とに挟まれた前記第２半導体層
の第１領域に、隣接ないし近接するように当該第２半導
体層と同一導電形式の第５半導体層が、前記第１半導体
層の露出面部分に選択的に形成されていることを特徴と
する。

【００３１】第２の発明にかかるプレーナ型トライアッ
クは、第１の発明において、前記主面上における前記第
１領域と前記第５半導体層とが、略２０μｍの離間幅を
超えて離れず、しかも、略３０μｍの重複幅を超えて重
複しないことを特徴とする。

【００３２】第３の発明にかかるプレーナ型トライアッ
クは、第１の発明において、前記第２半導体層と前記第
５半導体層における不純物濃度が互いに略同等であるこ
とを特徴とする。

【００３３】第４の発明にかかるプレーナ型トライアッ
クは、第１の発明において、前記主面上において前記第
１領域によって隔てられる前記第４半導体層と前記第１
半導体層の間隔が、略６０μｍ以下であることを特徴と
する。

【００３４】第５の発明にかかるプレーナ型トライアッ
クは、第４の発明において、前記間隔が、略２０μｍで
あることを特徴とする。

【００３５】第６の発明にかかるプレーナ型トライアッ
クは、第１の発明において、前記主面上において、前記
第４半導体層と前記第１半導体層とに挟まれ、かつ前記
第３半導体層側に位置する前記第２半導体層の第２領域
の幅を略６０μｍ以上としたことを特徴とする。

【００３６】第７の発明にかかるプレーナ型トライアッ
クは、半導体基板の主面に選択的に露出する第１半導体
層の露出面部分に、ゲート電極と主電極の双方に接続さ
れる第２半導体層が前記第１半導体層とは導電形式を異
ならせて選択的に形成され、当該第２半導体層の露出面
部分に、前記主電極に接続される第３半導体層と前記ゲ
ート電極に接続される第４半導体層とが前記第１半導体
層と導電形式を同一にして選択的に形成されたプレーナ
型トライアックにおいて、前記主面上において互いに近
接する前記第４半導体層の周縁部と前記第１半導体層の
周縁部との間に挟まれた前記第２半導体層から成る領域
を、前記第４半導体層側の第１部分領域と前記第１半導
体層側の第２部分領域とに分離する第５半導体層が、前
記周縁部に沿って前記領域に選択的に露出するように、
前記第４半導体層と同一導電形式で前記第２半導体層の
露出面部分に選択的に形成されていることを特徴とす
る。

【００３７】第８の発明にかかるプレーナ型トライアッ
クは、第７の発明において、前記主面上において、前記
第１部分領域で隔てられた前記第４半導体層と前記第５
半導体層の間隔が略１５μｍ以下であることを特徴とす
る。

【００３８】第９の発明にかかるプレーナ型トライアッ
クの製造方法は、第１の発明のプレーナ型トライアック
を製造する方法であって、第１拡散パターンを用いて不
純物を選択拡散することによって前記第２半導体層を形
成し、第２拡散パターンを用いて前記不純物を選択拡散
することによって前記第５半導体層を形成し、しかも、
前記第１拡散パターンと前記第２拡散パターンの間の間
隔が略８０μｍ〜略１００μｍの範囲内に設定されるこ
とを特徴とする。

【００３９】第１０の発明にかかるプレーナ型トライア
ックの製造方法は、第９の発明において、前記第１およ
び第２拡散パターンを同一マスクパターンから同時に転
写することによって形成し、これらの第１および第２拡
散パターンを同時に用いて前記不純物を選択拡散するこ
とによって、前記第２および第５半導体層を同時に形成
することを特徴とする。

【００４０】第１１の発明にかかるプレーナ型トライア
ックの製造方法は、第１の発明のプレーナ型トライアッ
クを製造する方法であって、第１拡散パターンを用いて
第１不純物を選択拡散することによって前記第２半導体
層を形成し、第２拡散パターンを用いて第２不純物を選
択拡散することによって前記第４半導体層を形成し、し
かも、前記第１領域を形成する前記第１拡散パターンの
部分と前記第２拡散パターンの部分の間隔が略４０μｍ
以下に設定されることを特徴とする。

【００４１】第１２の発明にかかるプレーナ型トライア
ックの製造方法は、第１１の発明において、前記間隔が
略０μｍに設定されることを特徴とする。

【００４２】第１３の発明にかかるプレーナ型トライア
ックの製造方法は、半導体基板の主面に選択的に露出す
る第１半導体層の露出面部分に、ゲート電極と主電極の
双方に接続される第２半導体層が前記第１半導体層とは
導電形式を異ならせて選択的に形成され、当該第２半導
体層の露出面部分に、前記主電極に接続される第３半導
体層と前記ゲート電極に接続される第４半導体層とが前
記第１半導体層と導電形式を同一にして選択的に形成さ
れ、さらに、前記主面上において互いに近接する前記第
４半導体層の周縁部と前記第１半導体層の周縁部とに挟
まれた前記第２半導体層の第１領域に、隣接ないし近接
するように当該第２半導体層と同一導電形式の第５半導
体層が、前記第１半導体層の露出面部分に選択的に形成
されているプレーナ型トライアックを製造する方法であ
って、第１拡散パターンを用いて不純物を選択拡散する
ことによって前記第２半導体層を形成し、第２拡散パタ
ーンを用いて前記不純物を選択拡散することによって前
記第４半導体層を形成し、しかも、前記主面上において
前記第４半導体層と前記第１半導体層とに挟まれかつ前
記第３半導体層側に位置する前記第２半導体層の第２領
域を形成する前記第１拡散パターンの部分と前記第２拡
散パターンの部分の間隔が、略４０μｍ以上に設定され
ることを特徴とする。

【００４３】第１４の発明にかかるプレーナ型トライア
ックの製造方法は、第７の発明のプレーナ型トライアッ
クを製造する方法であって、前記第３、第４、および第
５半導体層を形成するためにそれぞれ用いられる第１、
第２、および第３拡散パターンを、同一マスクパターン
から同時に転写することによって形成し、これらの第
１、第２、および第３拡散パターンを同時に用いて前記
不純物を選択拡散することによって、前記第３、第４、
および第５半導体層を同時に形成することを特徴とす
る。

【００４４】

【作用】第１の発明のプレーナ型トライアックでは、第
５半導体層が設けられるので、正の遮断状態のときに半
導体基板に現れる空乏層は、第１半導体層と第２半導体
層の接合面だけでなく第１半導体層と第５半導体層の接
合面にも沿うように形成される。このとき、第５半導体
層は第１領域に隣接ないし近接して設けられるので、こ
の空乏層は第１領域と第５半導体層の相対する境界付近
において、それらの内部へは侵入しにくくなる。すなわ
ち、空乏層の第１領域への侵入が抑えられる。このた
め、第１領域で隔てられる第４半導体層と第１半導体層
の間隔を変えたときの順耐圧への影響が解消ないし緩和
される。

【００４５】第２の発明のプレーナ型トライアックで
は、第１領域と第５半導体層との間の位置関係が最適化
されているので、正の遮断状態の際に空乏層は第１領域
からは効果的に排除され、第１領域には殆ど侵入しな
い。その結果、第１領域で隔てられる第４半導体層と第
１半導体層の間隔を変えても、順耐圧への影響は現れな
い。

【００４６】第３の発明のプレーナ型トライアックで
は、第２半導体層と第５半導体層における不純物濃度が
略同等であるので、第１領域における抵抗成分の大きさ
の調整が容易である。

【００４７】第４の発明のプレーナ型トライアックで
は、主面上において第１領域によって隔てられる第４半
導体層と第１半導体層の間隔が、略６０μｍ以下に設定
されているので、順耐圧を維持する必要上従来装置では
実現し得なかった高いトリガ感度が、順耐圧を劣化させ
ることなく実現する。

【００４８】第５の発明のプレーナ型トライアックで
は、主面上において第１領域によって隔てられる第４半
導体層と第１半導体層の間隔が、略２０μｍに設定され
ているので、不純物の選択拡散によって第４半導体層と
第２半導体層を形成するために使用される拡散パターン
の形成が容易である範囲で、最も高いトリガ感度が実現
する。

【００４９】第６の発明のプレーナ型トライアックで
は、主面上において第２領域によって隔てられる第４半
導体層と第１半導体層の間隔が、略６０μｍ以上の範囲
であるために、高いトリガ感度が得られるとともに、ゲ
ートトリガ電圧についても低い値が得られる。しかも、
間隔がこの範囲であるときには、ゲートトリガ電流、ゲ
ートトリガ電圧ともに殆ど一定値となる。このため、間
隔をこの範囲に設定すれば、製造工程におけるプロセス
誤差によって、この間隔に変動があっても、その影響は
製品の特性には余り現れない。

【００５０】第７の発明のプレーナ型トライアックで
は、正の遮断状態のときに半導体基板に現れる空乏層
は、第１半導体層と第２半導体層の接合面に沿うように
形成される。このとき、第２半導体層の領域内に第５半
導体層が設けられているので、印加電圧を高めても、空
乏層は第５半導体層によって阻止され、第１部分領域へ
は侵入しない。このため、第１部分領域の幅を狭く設定
しても、順耐圧の劣化を引き起こさない。また、第２半
導体層の領域におけるゲート電流の経路抵抗は、第２部
分領域よりも主電極に近い第１部分領域の経路抵抗によ
って主として決定される。

【００５１】第８の発明のプレーナ型トライアックで
は、第１部分領域で隔てられた前記第４半導体層と前記
第５半導体層の間隔が略１５μｍ以下であるので、ゲー
ト電流の経路抵抗は最も高くなる。

【００５２】第９の発明の製造方法では、第１領域と第
５半導体層との間の位置関係を決定する第１および第２
拡散パターンの間の間隔が略８０μｍ〜略１００μｍの
範囲内に設定されているので、互いの位置関係が最適と
なるように第１領域と第５半導体層とが形成される。こ
のため、正の遮断状態の際に空乏層は第１領域からは効
果的に排除され、第１領域には殆ど侵入しない。その結
果、第１領域で隔てられる第４半導体層と第１半導体層
の間隔を変えても、順耐圧への影響は現れない。

【００５３】第１０の発明の製造方法では、第１および
第２拡散パターンを同一マスクパターンから同時に転写
することによって形成し、これらの拡散パターンを同時
に用いて不純物を選択拡散することによって、第２およ
び第５半導体層を同時に形成するので、２つの拡散パタ
ーンの間の位置合わせが不要である。しかも、第２半導
体層と第５半導体層における不純物濃度が必然的に略同
等となる。

【００５４】第１１の発明の製造方法では、第１領域を
決定する第１拡散パターンの部分と第２拡散パターンの
部分との間の間隔が略４０μｍ以下に設定されるので、
主面上において第１領域によって隔てられる第４半導体
層と第１半導体層の間隔が、略６０μｍ以下となる。

【００５５】第１２の発明の製造方法では、第１領域を
決定する第１拡散パターンの部分と第２拡散パターンの
部分との間の間隔が略０μｍに設定されるので、これら
の拡散パターンの形成が容易である範囲で、主面上にお
いて第１領域によって隔てられる第４半導体層と第１半
導体層の間隔は最も狭くなる。

【００５６】第１３の発明の製造方法では、第２領域を
決定する第１拡散パターンの部分と第２拡散パターンの
部分との間の間隔が略４０μｍ以上に設定されるので、
主面上において第２領域によって隔てられる第４半導体
層と第１半導体層の間隔が、略６０μｍ以上となる。

【００５７】第１４の発明の製造方法では、第１〜第３
拡散パターンを同一マスクパターンから同時に転写する
ことによって形成し、これらの拡散パターンを同時に用
いて不純物を選択拡散することによって、第３〜第５半
導体層を同時に形成するので、３つの拡散パターンの間
の位置合わせが不要である。しかも、第３〜第５半導体
層の深さが必然的に略同等となる。

【００５８】

【実施例】

＜第１実施例＞はじめに、第１実施例のプレーナ型トラ
イアックについて説明する。

【００５９】＜1-1.装置の構成と動作＞この実施例のト
ライアックの構造を図１および図２に示す。これらの中
で、図１は、トライアックを構成する半導体基板の上主
面に沿った構造を規定する拡散パターンの形状と、トラ
イアックの上面に形成される各種電極と半導体基板との
間を接続するためのコンタクトホールの形状とを示す平
面図である。また、図２は、図１におけるＢ−Ｂ切断線
に沿った断面図である。なお以下の図において、図１０
〜図１８に示した従来装置を構成する各部と同一部分ま
たは同一機能を果たす部分には同一符号を付して、その
詳細な説明を略する。

【００６０】この実施例は、定格耐圧が７２０Ｖ級のト
ライアックに好適である。図１および図２に示すよう
に、このトライアックでは、Ｎ₁層２の上面にＰ型の半
導体層であるＰ₃層（第５半導体層）４１が選択的に形
成されている点が、図１０〜図１２に示した従来装置と
は特徴的に異なっている。このＰ₃層４１は、Ｎ₄層６の
周縁部とこれに近接するＮ₁層２の周縁部とに挟まれた
Ｐ₂層３の細長状の領域である領域Ｐ_2aに沿って、しか
も、この領域Ｐ_2aに隣接ないし近接するように形成され
ている。

【００６１】このＰ₃層４１は、他の半導体層と同様に
拡散パターンを用いて、Ｐ型の不純物を半導体基板の上
主面に選択的に拡散することによって形成される。図１
には、Ｐ₃層４１を形成するために用いられる拡散パタ
ーン４２の輪郭形状が図示されている。

【００６２】図３に、このトライアックの図１における
Ｃ−Ｃ切断線に沿った断面構造を拡大して示す。Ｐ₂層
３を形成するための拡散パターン１２とＰ₃層４１を形
成するための拡散パターン４２の間の間隔は、好ましく
は８０μｍ〜１００μｍ程度に設定される。このとき、
半導体基板の上主面におけるＰ₂層３の周縁部とＰ₃層４
１の周縁部の間の間隔は約２０μｍ以内となる。また、
Ｐ₂層３とＰ₃層４１とはある程度までは重複してもよ
く、２つの拡散パターンの間隔を上記の範囲に設定する
と、半導体基板の上主面における重複部分の幅は、約３
０μｍ以内に納まる。Ｐ₂層３とＰ₃層４１の位置関係が
この範囲にあるとき、後述する空乏層Ｓ₁の排除効果が
最も有効に現れる。なお図３には、間隔がゼロであって
重複もない場合が示されている。

【００６３】好ましくは、これらの２つの拡散パターン
１２、４２は同一マスクパターンから同時に転写され、
これらの拡散パターン１２、４２を同時に用いてＰ型の
不純物を選択拡散することによって、Ｐ₂層３とＰ₃層４
１とは同時に形成される。そうすることによって、２つ
の拡散パターンの間の位置合わせが不要となるので、Ｐ
₂層３とＰ₃層４１との間の最適な間隔が容易に実現す
る。

【００６４】拡散によって形成されるＰ₂層３、および
Ｐ₃層４１の深さは、好ましくは５０μｍ〜６０μｍ程
度である。また、Ｐ₂層３とＰ₃層４１におけるＰ型不純
物濃度は互いに同等であるのが望ましい。そうすること
によって、領域Ｐ_2aの抵抗成分Ｒ₃の調整が容易とな
る。拡散パターン１２と拡散パターン４２とが同時に転
写され、かつそれらを同時に用いて不純物の選択拡散が
行われるときには、Ｐ₂層３とＰ₃層４１におけるＰ型不
純物濃度は必然的に互いに同等となる。

【００６５】Ｐ₂層３およびＰ₃層４１の半導体基板上面
における濃度（表面濃度）は、好ましくは８×１０¹⁶〜
６×１０¹⁷atom／cm³程度である。また、不純物濃度に
おける各半導体層の間の好ましい相対関係はつぎの通り
である。すなわち、Ｎ₂層５、Ｎ₄層６、およびＮ₃層７
の３つの層は互いに同等であって、しかもＰ₂層３およ
びＰ₃層４１よりは濃度が高いのが望ましい。また、Ｎ₁
層２はＰ₂層３およびＰ₃層４１よりも濃度が低いのが望
ましい。

【００６６】この実施例のトライアックでは、Ｐ₃層４
１が設けられために、正の遮断状態のときに半導体基板
の内部に現れる空乏層Ｓ₁は、図３に示すように、Ｐ₂層
３とＮ₁層２の接合面およびＰ₃層４１とＮ₁層２の接合
面に沿うように形成される。このとき、Ｐ₂層３とＰ₃層
４１とは互いに隣接ないし近接しているので、空乏層Ｓ
₁は、Ｐ₃層４１とＰ₂層３の相対する境界付近におい
て、それらの内部へは侵入し難くなり、半導体基板の上
主面にはＰ₂層３側からみて反対側のＰ₃層４１の周縁部
において出現する。すなわち、領域Ｐ_2aへの空乏層Ｓ₁
の侵入は抑制される。

【００６７】領域Ｐ_2a層への空乏層Ｓ₁の侵入が抑えら
れるので、所定の順耐圧を保ったままで、領域Ｐ_2aの幅
Ｄ₃を狭く設定することが可能となる。幅Ｄ₃を狭くする
ことによって、抵抗成分Ｒ₃が高められる。その結果、
順耐圧を劣化させることなく、従来の装置における限界
を超える高いトリガ感度が実現する。

【００６８】特に、Ｐ₂層３とＰ₃層４１との間の位置関
係を上述した最適な範囲に設定すると、領域Ｐ_2aへの空
乏層Ｓ₁の侵入が殆ど阻止される。このとき、領域Ｐ_2a
の幅Ｄ₃は、順耐圧を劣化させることなく、どこまでも
狭く設定することが可能であり、きわめて高い抵抗成分
Ｒ₃の値が得られる。すなわち、順耐圧を維持したまま
トリガ感度をさらに高めることができる。

【００６９】＜1-2.実証データ＞図４は、この実施例の
トライアックの特性を実証するために行われた試験の結
果を示すグラフである。縦軸は、トライアックを導通さ
せるのに必要なゲート電流の大きさ、すなわちゲートト
リガ電流Ｉ_GT、および順耐圧Ｖ_DRMを表し、横軸は領域
Ｐ_2aの幅Ｄ₃を表している。幅Ｄ₃は、Ｐ₂層３を形成す
るのに用いられる拡散パターン１２とＮ₄層６を形成す
るのに用いられる拡散パターン１５との間隔すなわち拡
散パターン寸法と、Ｐ₂層３の周縁部とＮ₄層６の周縁部
との間隔すなわち実寸法の双方で表示されている。

【００７０】実証実験では、拡散パターン寸法を直接の
設定対象としている。これに対して実寸法は、Ｐ₂層３
の深さを５５μｍ、Ｎ₄層６の深さを３５μｍとしたと
きの推定値であり、概略±数μｍ程度の誤差が有り得
る。

【００７１】順耐圧Ｖ_DRM対幅Ｄ₃の関係を示す２本の折
れ線（点線で表示）の中で、折れ線ＬはＰ₃層４１が設
けられないトライアック、すなわち従来の装置に関する
ものであり、他方の折れ線ＨはＰ₃層４１が設けられた
この実施例のトライアックに関するものである。ゲート
トリガ電流Ｉ_GT対幅Ｄ₃の関係を示す４本の折れ線（実
線で表示）に付記される括弧中の数字は、動作モードを
表している。これらのゲートトリガ電流Ｉ_GT対幅Ｄ₃の
関係は、この実施例のトライアックに関して得られたも
のであるが、従来のトライアックに関しても同等の結果
が得られるものと推定される。

【００７２】図４においてゲートトリガ電流Ｉ_GT対幅Ｄ
₃の各折れ線が示すように、第１〜第４のいずれの動作
モードにおいても、幅Ｄ₃を狭く設定するほど、ゲート
トリガ電流Ｉ_GTは減少する。すなわち、幅Ｄ₃が狭いほ
どトリガ感度は向上する。実証された範囲では、拡散パ
ターン寸法はゼロに設定するのが最も好ましい。このと
き最大のトリガ感度が得られる。これに対応する実寸法
は、概略２０μｍ前後である。 図４には示されない
が、Ｎ₄層６の拡散パターン１５をＰ₂層３の拡散パター
ン１２の外側に配置すること、すなわち拡散パターン寸
法をいわば負の値に設定することによって、実寸法をさ
らに低減することも可能である。実寸法がゼロに至るま
で、ゲートトリガ電流Ｉ_GTは減少するものと推定され
る。ただし、製造工程の容易化の観点からは、拡散パタ
ーン寸法はゼロまたは正に設定するのが望ましい。

【００７３】一方、順耐圧Ｖ_DRM対幅Ｄ₃の折れ線Ｌが示
すように、Ｐ₃層４１が設けられない従来構造の装置で
は、幅Ｄ₃の減少にともなって順耐圧Ｖ_DRMが低下してい
る。これに対して、折れ線Ｈが示すように、Ｐ₃層４１
を備えたこの実施例の装置では、幅Ｄ₃を狭くしても順
耐圧Ｖ_DRMには影響が全く見られない。すなわち、図４
に示す実証試験の結果は、順耐圧Ｖ_DRMを劣化させるこ
となくトリガ感度を向上させることができるという、こ
の実施例の装置における上述した効果を実証している。

【００７４】また、折れ線Ｈと折れ線Ｌとを比較すると
わかるように、幅Ｄ₃が拡散パターン寸法表示で４０μ
ｍ以下であれば、実施例の装置と従来の装置の間で順耐
圧Ｖ _DRMに差異が現れる。このことは、幅Ｄ₃が拡散パタ
ーン寸法表示で４０μｍ以下であれば、耐圧を維持した
ままで、従来装置が到達し得ないトリガ感度を実現し得
ることを意味する。幅Ｄ₃に対するこの範囲は、実寸法
表示では概略６０μｍ以下に相当する。

【００７５】＜第２実施例＞つぎに第２実施例のプレー
ナ型トライアックの構造を図５〜図７に示す。これらの
中で、図５は、トライアックを構成する半導体基板の上
主面に沿った構造を規定する拡散パターンの形状と、ト
ライアックの上面に形成される各種電極と半導体基板と
の間を接続するためのコンタクトホールの形状とを示す
平面図である。また、図２は、図１におけるＥ−Ｅ切断
線に沿った断面図である。さらに、図７は、図１におけ
るＦ−Ｆ切断線に沿った拡大断面図である。なお、この
実施例も、定格耐圧が７２０Ｖ級のトライアックに好適
である。

【００７６】図５〜図７に示すように、このトライアッ
クでは、Ｐ₂層３の上面にＮ型の半導体層であるＮ₆層
（第５半導体層）５１が選択的に形成されている点が、
図１０〜図１２に示した従来装置とは特徴的に異なって
いる。このＮ₆層５１は、Ｎ₄層６の周縁部とこれに近接
するＮ₁層２の周縁部とに挟まれたＰ₂層３の領域内に、
Ｎ₄層６の周縁部に沿うように形成されている。このＮ₆
層５１は、他の半導体層と同様に拡散パターンを用い
て、Ｎ型の不純物を半導体基板の上主面に選択的に拡散
することによって形成される。図５には、Ｎ₆層５１を
形成するために用いられる拡散パターン５２の輪郭形状
が図示されている。

【００７７】製造工程を簡略化するために、好ましくは
Ｎ₅層４、Ｎ₂層５、およびＮ₄層６とともにＮ₆層５１
も、同一マスクパターンから同時に転写された拡散パタ
ーンを用いて、Ｎ型の不純物を同時に選択拡散すること
によって形成される。そうすることによって、それらの
間のマスク合わせが不要となり、しかも、互いに同等の
深さのものを容易に形成し得るという製造工程上の利点
が得られる。各半導体層における好ましい深さ、および
不純物濃度については第１実施例の装置と同様である。
特に、Ｎ₆層５１に関しては、Ｎ₄層６等と同一濃度、同
一深さで形成されるのが望ましい。

【００７８】この実施例のトライアックでは、正の遮断
状態のときに半導体基板の内部に現れる空乏層Ｓ₁は、
図７に示すように、Ｐ₂層３とＮ₁層２の接合面に沿うよ
うに形成される。その結果、空乏層Ｓ₁は、Ｎ₄層６とＮ
₆層５１とに挟まれたＰ₂層３の細長状の領域Ｐ_2b（第１
部分領域）には侵入し得ず、Ｎ₆層５１の周縁部とこれ
に近接するＮ₁層２の周縁部とに挟まれたＰ₂層３の細長
状の領域である領域Ｐ_2d（第２部分領域）へ侵入する。

【００７９】正の遮断状態において、印加電圧を高める
と空乏層Ｓ₁はＰ₂層３の内部へと侵入するが、領域Ｐ_2d
へ侵入した空乏層Ｓ₁は、Ｎ₆層５１によって阻止される
ために、領域Ｐ_2bへは侵入しない。したがって、領域Ｐ
_2bの幅Ｄ₄はいくら狭く設定しても順耐圧の劣化をもた
らさない。

【００８０】Ｎ₆層５１は、従来装置における領域Ｐ_2a
（図１３）をあたかも２つの領域Ｐ_2b、Ｐ_2dに分離する
ように機能する。このため、Ｎ₄層６とＰ₂層３の周縁部
との間を通過するゲート電流の成分（従来装置における
電流成分Ｉ₃に相当する）は、主として領域Ｐ_2bを流
れ、領域Ｐ_2dは殆ど流れない。このため、領域Ｐ_2bの幅
Ｄ４を狭く設定することによって、この電流成分に対す
る電気抵抗（従来装置における抵抗成分Ｒ₃に相当す
る）を高めることが可能である。しかも、上述したよう
に領域Ｐ_2bを狭くしても順耐圧の劣化を引き起こさな
い。

【００８１】このように、この実施例の装置では、Ｎ₆
層５１が設けられるために、順耐圧を維持したままで、
従来装置における限度を超えてトリガ感度を高めること
が可能である。幅Ｄ₄は小さいほど高いトリガ感度が得
られる。したがって、幅Ｄ₄は略０μｍ、例えば１５μ
ｍ以内に設定するのが好ましい。

【００８２】領域Ｐ_2dは、ゲート電流に対する電気抵抗
に殆ど寄与しないので、領域Ｐ_2dの幅Ｄ₆は空乏層Ｓ₁が
侵入する時の耐圧のみを考慮して決定すればよい。ま
た、製造工程において、Ｎ₆層５１を形成するための拡
散パターン５２とＰ₂層３を形成するための拡散パター
ン１２との間の位置関係に多少の誤差を生じても、それ
が順耐圧の劣化に敏感に影響することがないという利点
がある。すなわち、この実施例のトライアックは、耐圧
のコントロールが容易であるという優れた利点をもって
いる。

【００８３】＜第３実施例＞つぎに第３実施例のプレー
ナ型トライアックの構造を図８に示す。図８は、トライ
アックを構成する半導体基板の上主面に沿った構造を規
定する拡散パターンの形状を示す平面図である。トライ
アックの上面に形成される各種電極と半導体基板との間
を接続するためのコンタクトホールの形状は、図１に示
される第１実施例の装置と同様である。なお、この実施
例も、定格耐圧が７２０Ｖ級のトライアックに好適であ
る。

【００８４】図８に示すように、このトライアックで
は、Ｎ₂層５側から見てＮ₄層６の後方に位置するＰ₂層
３の領域と前方に位置するＰ₂層３の領域との間が、半
導体基板の上主面に露出するＰ₂層３の領域Ｐ_2c（第２
領域）で短絡されている。すなわち、Ｐ₂層３における
Ｎ₄層６の「前方領域」と「後方領域」とが、領域Ｐ_2c
を通じて半導体基板の上主面で短絡されている。この領
域Ｐ_2cは、ゲート電流の経路の一部（従来装置における
電流成分Ｉ₂の経路に相当する）を構成している。

【００８５】上述したように、コンタクトホールの形状
は第１実施例の装置と同一であるので、領域Ｐ_2cの上面
にはゲート電極３２がコンタクトしている。この実施例
の装置は、所定以上の最適な幅をもった領域Ｐ_2cが設け
られる点において第１実施例の装置とは特徴的に異なっ
ており、その他の点では第１実施例の装置と同一構造で
ある。

【００８６】この領域Ｐ_2cの幅Ｄ₅を、適切に設定する
ことによって、第１実施例の装置よりもさらにゲートト
リガ電流Ｉ_GTを低減し、トリガ感度を高めることが可能
である。このことを実証する試験の結果を図９に示す。
図９のグラフにおいて、縦軸は、ゲートトリガ電流
Ｉ_GT、およびトライアックを導通させるのに必要なゲー
ト電圧すなわちゲートトリガ電圧Ｖ_GTを表し、横軸は領
域Ｐ_2cの幅Ｄ₅を表している。幅Ｄ₅は、Ｐ₂層３を形成
するのに用いられる拡散パターン１２とＮ₄層６を形成
するのに用いられる拡散パターン１５との間隔すなわち
拡散パターン寸法と、Ｐ₂層３の周縁部とＮ₄層６の周縁
部との間隔すなわち実寸法の双方で表示されている。

【００８７】実証実験では、拡散パターン寸法を直接の
設定対象としている。これに対して実寸法は、Ｐ₂層３
の深さを５５μｍ、Ｎ₄層６の深さを３５μｍとしたと
きの推定値であり、概略±数μｍ程度の誤差が有り得
る。

【００８８】ゲートトリガ電流Ｉ_GT対幅Ｄ₅の折れ線
（実線で表示）が示すように、ゲートトリガ電流Ｉ_GTは
幅Ｄ₅を大きく設定するほど減少する。しかも、幅Ｄ₅が
ある程度大きくなると、ゲートトリガ電流Ｉ_GTはほぼ一
定となる。ゲートトリガ電流Ｉ_GTが平坦である幅Ｄ₅の
範囲は、拡散パターン寸法表示では４０μｍ以上であ
り、実寸法表示では概略６０μｍ以上である。

【００８９】さらに、ゲートトリガ電圧Ｖ_GT対幅Ｄ₅の
折れ線（点線で表示）が示すように、ゲートトリガ電圧
Ｖ_GTも幅Ｄ₅を大きく設定するほど減少する。しかも、
幅Ｄ₅が拡散パターン寸法表示で４０μｍ以上、実寸法
表示で概略６０μｍ以上では、ゲートトリガ電圧Ｖ_GTは
余り変化しない。

【００９０】以上のように、領域Ｐ_2cを設けることによ
ってトリガ感度が更に改善されるのに加えて、ゲートト
リガ電圧Ｖ_GTも改善される。しかも、領域Ｐ_2cを設け、
さらに幅Ｄ₅を大きくしても順耐圧Ｖ_DRMには何等悪影響
を与えない。また、幅Ｄ₅をある程度以上に設定する
と、ゲートトリガ電流Ｉ_GT、ゲートトリガ電圧Ｖ_GTとも
に幅Ｄ₅には余り依存せず特性が安定する。すなわち、
製造工程において拡散パターンの位置ずれが生じても、
その影響は製品の特性には余り現れず、製品の品質が均
一化するという利点がある。したがって、幅Ｄ₅は拡散
パターン寸法表示で４０μｍ以上、実寸法表示で概略６
０μｍ以上に設定するのが特に好ましい。

【００９１】

【発明の効果】第１の発明のプレーナ型トライアックで
は、第５半導体層が第１領域に隣接ないし近接して設け
られるので、正の遮断状態のときに半導体基板に現れる
空乏層の第１領域への侵入が抑制される。このため、第
１領域で隔てられる第４半導体層と第１半導体層の間隔
を変えても、順耐圧への影響は現れないかまたは緩やか
である。したがって、この間隔を狭く設定することによ
って、少なくとも劇的な順耐圧の劣化をともなうことな
く、ゲート電流の経路抵抗を高め、トリガ感度を改善す
ることが可能である。

【００９２】第２の発明のプレーナ型トライアックで
は、第１領域と第５半導体層との間の位置関係が最適化
されているので、正の遮断状態の際に空乏層は第１領域
からは効果的に排除される。その結果、第１領域で隔て
られる第４半導体層と第１半導体層の間隔を変えても、
順耐圧への影響は現れない。このため、この間隔を狭く
設定することによって、順耐圧の劣化をともなうことな
く、トリガ感度を改善することが可能である。

【００９３】第３の発明のプレーナ型トライアックで
は、第２半導体層と第５半導体層における不純物濃度が
略同等であるので、第１領域における抵抗成分の大きさ
の調整が容易である。

【００９４】第４の発明のプレーナ型トライアックで
は、主面上において第１領域によって隔てられる第４半
導体層と第１半導体層の間隔が、略６０μｍ以下に設定
されているので、順耐圧を維持する必要上従来装置では
実現し得なかった高いトリガ感度が、順耐圧を劣化させ
ることなく実現する。

【００９５】第５の発明のプレーナ型トライアックで
は、主面上において第１領域によって隔てられる第４半
導体層と第１半導体層の間隔が、略２０μｍに設定され
ているので、不純物の選択拡散によって第４半導体層と
第２半導体層を形成するために使用される拡散パターン
の形成が容易である範囲で、最も高いトリガ感度が実現
する。

【００９６】第６の発明のプレーナ型トライアックで
は、主面上において第２領域によって隔てられる第４半
導体層と第１半導体層の間隔が、略６０μｍ以上の範囲
であるために、高いトリガ感度が得られるとともに、ゲ
ートトリガ電圧についても低い値が得られる。しかも、
間隔がこの範囲であるときには、ゲートトリガ電流、ゲ
ートトリガ電圧ともに殆ど一定値となる。このため、間
隔をこの範囲に設定すれば、製造工程におけるプロセス
誤差によって、この間隔に変動があっても、その影響は
製品の特性には余り現れない。すなわち、品質の均一な
製品が得られるという効果がある。

【００９７】第７の発明のプレーナ型トライアックで
は、正の遮断状態のときに半導体基板に現れる空乏層
は、第５半導体層によって阻止され、第１部分領域へは
侵入しないので、第１部分領域の幅を狭く設定しても、
順耐圧の劣化を引き起こさない。また、第２半導体層の
領域におけるゲート電流の経路抵抗は、第２部分領域よ
りも主電極に近い第１部分領域の経路抵抗によって主と
して決定される。このため、第１部分領域の幅を狭く設
定することによって、順耐圧の劣化をともなうことな
く、ゲート電流の経路抵抗を高め、トリガ感度を改善す
ることが可能である。

【００９８】第８の発明のプレーナ型トライアックで
は、第１部分領域で隔てられた前記第４半導体層と前記
第５半導体層の間隔が略１５μｍ以下であるので、ゲー
ト電流の経路抵抗は最も高くなる。このため、最も高い
トリガ感度が得られる。

【００９９】第９の発明の製造方法では、第１および第
２拡散パターンの間の間隔を略８０μｍ〜略１００μｍ
の範囲内に設定することによって、互いの位置関係が最
適となるように第１領域と第５半導体層が形成されるの
で、正の遮断状態の際に空乏層は第１領域からは効果的
に排除される。その結果、第１領域で隔てられる第４半
導体層と第１半導体層の間隔を変えても、順耐圧への影
響は現れない。このため、この間隔を狭く設定すること
によって、順耐圧の劣化をともなうことなく、トリガ感
度を改善することが可能である。

【０１００】第１０の発明の製造方法では、第１および
第２拡散パターンを同一マスクパターンから同時に転写
することによって形成し、これらの拡散パターンを同時
に用いて不純物を選択拡散することによって、第２およ
び第５半導体層を同時に形成するので、２つの拡散パタ
ーンの間の位置合わせが不要である。すなわち、製造工
程が簡略である。しかも、第２半導体層と第５半導体層
における不純物濃度が必然的に略同等となる。その結
果、第１領域における抵抗成分の大きさの調整が容易と
なる。

【０１０１】第１１の発明の製造方法では、第１領域を
決定する第１拡散パターンの部分と第２拡散パターンの
部分との間の間隔が略４０μｍ以下に設定されるので、
主面上において第１領域によって隔てられる第４半導体
層と第１半導体層の間隔が、略６０μｍ以下となる。そ
の結果、製造されたトライアックにおいて、順耐圧を維
持する必要上従来装置では実現し得なかった高いトリガ
感度が、順耐圧を劣化させることなく実現する。

【０１０２】第１２の発明の製造方法では、第１領域を
決定する第１拡散パターンの部分と第２拡散パターンの
部分との間の間隔が略０μｍに設定されるので、これら
の拡散パターンの形成が容易である範囲で、主面上にお
いて第１領域によって隔てられる第４半導体層と第１半
導体層の間隔は最も狭くなる。このため、これらの拡散
パターンの形成が容易である範囲で、最も高いトリガ感
度が得られる。

【０１０３】第１３の発明の製造方法では、第２領域を
決定する第１拡散パターンの部分と第２拡散パターンの
部分との間の間隔が略４０μｍ以上に設定されるので、
主面上において第２領域によって隔てられる第４半導体
層と第１半導体層の間隔が、略６０μｍ以上となる。こ
の間隔が略６０μｍ以上の範囲では、ゲートトリガ電
流、ゲートトリガ電圧ともに殆ど一定値となるので、製
造工程におけるプロセス誤差によって、この間隔に変動
があっても、その影響は製品の特性には余り現れず、品
質の均一な製品が得られる。

【０１０４】第１４の発明の製造方法では、第１〜第３
拡散パターンを同一マスクパターンから同時に転写する
ことによって形成し、これらの拡散パターンを同時に用
いて不純物を選択拡散することによって、第３〜第５半
導体層を同時に形成するので、３つの拡散パターンの間
の位置合わせが不要である。すなわち、製造工程が簡略
である。しかも、深さが互いに略同等な第３〜第５半導
体層が容易に得られる。

【図面の簡単な説明】

【図１】 第１実施例のトライアックの上面図である。

【図２】 図１のトライアックのＢ−Ｂ切断線に沿った
断面図である。

【図３】 図１のトライアックのＣ−Ｃ切断線に沿った
断面図である。

【図４】 第１実施例のトライアックの実証試験結果を
示すグラフである。

【図５】 第２実施例のトライアックの上面図である。

【図６】 図５のトライアックのＥ−Ｅ切断線に沿った
断面図である。

【図７】 図５のトライアックのＦ−Ｆ切断線に沿った
断面図である。

【図８】 第３実施例のトライアックの上面図である。

【図９】 第３実施例のトライアックの実証試験結果を
示すグラフである。

【図１０】 従来のトライアックの上面図である。

【図１１】 図１０のトライアックのＡ−Ａ切断線に沿
った断面図である。

【図１２】 図１０のトライアックのもう一つの上面図
である。

【図１３】 図１０のトライアックの動作説明図であ
る。

【図１４】 図１０のトライアックの動作説明図であ
る。

【図１５】 図１０のトライアックの動作説明図であ
る。

【図１６】 図１０のトライアックの動作説明図であ
る。

【図１７】 図１０のトライアックの動作説明図であ
る。

【図１８】 図１０のトライアックの動作説明図であ
る。

【符号の説明】 ２ Ｎ1層（第１半導体層）、３１ Ｔ1電極（主電
極）、３ Ｐ2層（第２半導体層）、５ Ｎ2層（第３半
導体層）、３２ ゲート電極、６ Ｎ4層（第４半導体
層）、Ｐ₂a 領域Ｐ₂a（第１領域）、４１ Ｐ3層（第
５半導体層）、Ｐ₂c領域Ｐ₂c（第２領域）、Ｐ₂b 領域
Ｐ₂b（第１部分領域）、Ｐ₂d 領域Ｐ₂d（第２部分領
域）、５１ Ｎ6層（第５半導体層）。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に選択的に露出する第
   １半導体層の露出面部分に、ゲート電極と主電極の双方
   に接続される第２半導体層が前記第１半導体層とは導電
   形式を異ならせて選択的に形成され、当該第２半導体層
   の露出面部分に、前記主電極に接続される第３半導体層
   と前記ゲート電極に接続される第４半導体層とが前記第
   １半導体層と導電形式を同一にして選択的に形成された
   プレーナ型トライアックにおいて、 前記主面上において互いに近接する前記第４半導体層の
   周縁部と前記第１半導体層の周縁部とに挟まれた前記第
   ２半導体層の第１領域に、隣接ないし近接するように当
   該第２半導体層と同一導電形式の第５半導体層が、前記
   第１半導体層の露出面部分に選択的に形成されているこ
   とを特徴とするプレーナ型トライアック。
2. 【請求項２】 前記主面上における前記第１領域と前記
   第５半導体層とが、略２０μｍの離間幅を超えて離れ
   ず、しかも、略３０μｍの重複幅を超えて重複しないこ
   とを特徴とする請求項１に記載のプレーナ型トライアッ
   ク。
3. 【請求項３】 前記第２半導体層と前記第５半導体層に
   おける不純物濃度が互いに略同等であることを特徴とす
   る請求項１に記載のプレーナ型トライアック。
4. 【請求項４】 前記主面上において前記第１領域によっ
   て隔てられる前記第４半導体層と前記第１半導体層の間
   隔が、略６０μｍ以下であることを特徴とする請求項１
   に記載のプレーナ型トライアック。
5. 【請求項５】 前記間隔が、略２０μｍであることを特
   徴とする請求項４に記載のプレーナ型トライアック。
6. 【請求項６】 前記主面上において、前記第４半導体層
   と前記第１半導体層とに挟まれ、かつ前記第３半導体層
   側に位置する前記第２半導体層の第２領域の幅を略６０
   μｍ以上としたことを特徴とする請求項１に記載のプレ
   ーナ型トライアック。
7. 【請求項７】 半導体基板の主面に選択的に露出する第
   １半導体層の露出面部分に、ゲート電極と主電極の双方
   に接続される第２半導体層が前記第１半導体層とは導電
   形式を異ならせて選択的に形成され、当該第２半導体層
   の露出面部分に、前記主電極に接続される第３半導体層
   と前記ゲート電極に接続される第４半導体層とが前記第
   １半導体層と導電形式を同一にして選択的に形成された
   プレーナ型トライアックにおいて、 前記主面上において互いに近接する前記第４半導体層の
   周縁部と前記第１半導体層の周縁部との間に挟まれた前
   記第２半導体層から成る領域を、前記第４半導体層側の
   第１部分領域と前記第１半導体層側の第２部分領域とに
   分離する第５半導体層が、前記周縁部に沿って前記領域
   に選択的に露出するように、前記第４半導体層と同一導
   電形式で前記第２半導体層の露出面部分に選択的に形成
   されていることを特徴とするプレーナ型トライアック。
8. 【請求項８】 前記主面上において、前記第１部分領域
   で隔てられた前記第４半導体層と前記第５半導体層の間
   隔が略１５μｍ以下であることを特徴とする請求項７に
   記載のプレーナ型トライアック。
9. 【請求項９】 請求項１に記載のプレーナ型トライアッ
   クを製造する方法であって、第１拡散パターンを用いて
   不純物を選択拡散することによって前記第２半導体層を
   形成し、第２拡散パターンを用いて前記不純物を選択拡
   散することによって前記第５半導体層を形成し、しか
   も、前記第１拡散パターンと前記第２拡散パターンの間
   の間隔が略８０μｍ〜略１００μｍの範囲内に設定され
   ることを特徴とするプレーナ型トライアックの製造方
   法。
10. 【請求項１０】 前記第１および第２拡散パターンを同
    一マスクパターンから同時に転写することによって形成
    し、これらの第１および第２拡散パターンを同時に用い
    て前記不純物を選択拡散することによって、前記第２お
    よび第５半導体層を同時に形成することを特徴とする請
    求項９に記載のプレーナ型トライアックの製造方法。
11. 【請求項１１】 請求項１に記載のプレーナ型トライア
    ックを製造する方法であって、第１拡散パターンを用い
    て第１不純物を選択拡散することによって前記第２半導
    体層を形成し、第２拡散パターンを用いて第２不純物を
    選択拡散することによって前記第４半導体層を形成し、
    しかも、前記第１領域を形成する前記第１拡散パターン
    の部分と前記第２拡散パターンの部分の間隔が略４０μ
    ｍ以下に設定されることを特徴とするプレーナ型トライ
    アックの製造方法。
12. 【請求項１２】 前記間隔が略０μｍに設定されること
    を特徴とする請求項１１に記載のプレーナ型トライアッ
    クの製造方法。
13. 【請求項１３】 半導体基板の主面に選択的に露出する
    第１半導体層の露出面部分に、ゲート電極と主電極の双
    方に接続される第２半導体層が前記第１半導体層とは導
    電形式を異ならせて選択的に形成され、当該第２半導体
    層の露出面部分に、前記主電極に接続される第３半導体
    層と前記ゲート電極に接続される第４半導体層とが前記
    第１半導体層と導電形式を同一にして選択的に形成さ
    れ、さらに、前記主面上において互いに近接する前記第
    ４半導体層の周縁部と前記第１半導体層の周縁部とに挟
    まれた前記第２半導体層の第１領域に、隣接ないし近接
    するように当該第２半導体層と同一導電形式の第５半導
    体層が、前記第１半導体層の露出面部分に選択的に形成
    されているプレーナ型トライアックを製造する方法であ
    って、 第１拡散パターンを用いて不純物を選択拡散することに
    よって前記第２半導体層を形成し、第２拡散パターンを
    用いて前記不純物を選択拡散することによって前記第４
    半導体層を形成し、しかも、前記主面上において前記第
    ４半導体層と前記第１半導体層とに挟まれかつ前記第３
    半導体層側に位置する前記第２半導体層の第２領域を形
    成する前記第１拡散パターンの部分と前記第２拡散パタ
    ーンの部分の間隔が、略４０μｍ以上に設定されること
    を特徴とするプレーナ型トライアックの製造方法。
14. 【請求項１４】 請求項７に記載のプレーナ型トライア
    ックを製造する方法であって、前記第３、第４、および
    第５半導体層を形成するためにそれぞれ用いられる第
    １、第２、および第３拡散パターンを、同一マスクパタ
    ーンから同時に転写することによって形成し、これらの
    第１、第２、および第３拡散パターンを同時に用いて前
    記不純物を選択拡散することによって、前記第３、第
    ４、および第５半導体層を同時に形成することを特徴と
    するプレーナ型トライアックの製造方法。