JPH0810702B2 - ショットキゲート型電界効果トランジスタ - Google Patents
ショットキゲート型電界効果トランジスタInfo
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- JPH0810702B2 JPH0810702B2 JP61012885A JP1288586A JPH0810702B2 JP H0810702 B2 JPH0810702 B2 JP H0810702B2 JP 61012885 A JP61012885 A JP 61012885A JP 1288586 A JP1288586 A JP 1288586A JP H0810702 B2 JPH0810702 B2 JP H0810702B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロ波特性が良好でかつ製造が容易な自
己整合型ショットキゲート型電界効果トランジスタに関
するものである。本発明は材料については何ら制限され
るものではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるものであ
る。
己整合型ショットキゲート型電界効果トランジスタに関
するものである。本発明は材料については何ら制限され
るものではなく、Siなどの単元素半導体あるいは化合物
半導体など広く一般の半導体材料に適用できるものであ
る。
（従来の技術） 従来のショットキゲート型電界効果トランジスタの一
般的な構造は第３図の断面に例示するように、GaAs等の
半絶縁性半導体基板11の表面にエピタキシアル成長やイ
オン注入層によつて一様な厚さの動作層12を形成した
後、この動作層の表面に金属等を蒸着させる方法等によ
りソース電極13、ドレイン電極14及びシヨツトキゲート
電極15を形成したものである。このような従来構造のシ
ヨツトキゲート型電界効果トランジスタにおいては、ゲ
ート−ソース間抵抗が大きいと、このトランジスタのマ
イクロ波特性、特に雑音特性が劣化することが知られて
いる。マイクロ波特性を改良するにはゲート−ソース間
抵抗を下げることが必要であり、この目的を達成するに
は動作層12のキヤリア濃度を高めるか又は動作層を厚く
することが必要であるが、いずれの方法においてもピン
チオフ電圧が過大になるという問題を生ずる。
般的な構造は第３図の断面に例示するように、GaAs等の
半絶縁性半導体基板11の表面にエピタキシアル成長やイ
オン注入層によつて一様な厚さの動作層12を形成した
後、この動作層の表面に金属等を蒸着させる方法等によ
りソース電極13、ドレイン電極14及びシヨツトキゲート
電極15を形成したものである。このような従来構造のシ
ヨツトキゲート型電界効果トランジスタにおいては、ゲ
ート−ソース間抵抗が大きいと、このトランジスタのマ
イクロ波特性、特に雑音特性が劣化することが知られて
いる。マイクロ波特性を改良するにはゲート−ソース間
抵抗を下げることが必要であり、この目的を達成するに
は動作層12のキヤリア濃度を高めるか又は動作層を厚く
することが必要であるが、いずれの方法においてもピン
チオフ電圧が過大になるという問題を生ずる。
（発明が解決しようとする問題点） この様な問題を解決するため、第４図に例示するよう
に半導体基板21表面に形成した第１の動作層22上に絶縁
性の側壁を有するゲート電極25を形成し、該ゲート電極
に自己整合的に高濃度のイオン注入を行つて第２の動作
層領域を形成してゲート−ソース間抵抗を下げる構造が
提案されている。
に半導体基板21表面に形成した第１の動作層22上に絶縁
性の側壁を有するゲート電極25を形成し、該ゲート電極
に自己整合的に高濃度のイオン注入を行つて第２の動作
層領域を形成してゲート−ソース間抵抗を下げる構造が
提案されている。
しかしながらこの構造では、ゲート電極のすぐ近傍ま
で高濃度の動作層27が存在し、このためゲート逆方向耐
圧が低くなり、高集積化や高信頼化を困難にしている。
で高濃度の動作層27が存在し、このためゲート逆方向耐
圧が低くなり、高集積化や高信頼化を困難にしている。
（問題点を解決するための手段） 本発明は上述した問題点に鑑みてなされたものであ
り、その目的はマイクロ波特性が良好であり、かつ高集
積化ならびに高信頼化の可能なショットキゲート型電界
効果トランジスタを提供することにある。
り、その目的はマイクロ波特性が良好であり、かつ高集
積化ならびに高信頼化の可能なショットキゲート型電界
効果トランジスタを提供することにある。
本発明は、第１の動作層上の側壁を有するゲート電極
に対し、自己整合的に形成された、該第１の動作層と略
々等しい不純物濃度を有し、かつ該第１の領域の厚みよ
り厚い第２の動作層と、前記ゲート側壁にさらに形成さ
れた側壁に対し自己整合的に形成された該第１の領域よ
り高濃度の第３の動作層を有することを特徴としてい
る。
に対し、自己整合的に形成された、該第１の動作層と略
々等しい不純物濃度を有し、かつ該第１の領域の厚みよ
り厚い第２の動作層と、前記ゲート側壁にさらに形成さ
れた側壁に対し自己整合的に形成された該第１の領域よ
り高濃度の第３の動作層を有することを特徴としてい
る。
（作用及び実施例） 以下、本発明の詳細を実施例によつて説明する。第１
図は本発明の一実施例のショットキゲート型トランジス
タの断面図であり、１はGaAsなどの半絶縁性半導体基
板、２は第１の動作層、３はソース電極、４はドレイン
電極、５はゲート電極、６は第１の側壁、７は第２の動
作層、８は第２の側壁、９は第３の動作層である。第１
図に例示するようにゲート電極側壁に形成された第１の
側壁６ならびに第２の側壁８に対し、自己整合的に第２
の動作層７ならびに第３の動作層９を形成し、かつ第２
の側壁８に自己整合的にオーミツク電極（図では３、４
が対応）を形成することにより、位置合せ誤差による製
造上のばらつきを低減して高歩留り化を実現するととも
にソース−ゲート間およびゲート−ドレイン間の距離の
短縮をはかり、低ソース抵抗化による高性能化が実現さ
れる構造となつている。また、第２の動作層の不純物濃
度は第１の動作層と略々等しい濃度とすることにより、
高い逆方向耐圧を実現し、かつ第３の動作層の不純物濃
度を第１の動作層の不純物濃度より高くしてソース電極
およびドレイン電極におけるオーミツク抵抗の低減が可
能になる等の利点を有する構造になつている。
図は本発明の一実施例のショットキゲート型トランジス
タの断面図であり、１はGaAsなどの半絶縁性半導体基
板、２は第１の動作層、３はソース電極、４はドレイン
電極、５はゲート電極、６は第１の側壁、７は第２の動
作層、８は第２の側壁、９は第３の動作層である。第１
図に例示するようにゲート電極側壁に形成された第１の
側壁６ならびに第２の側壁８に対し、自己整合的に第２
の動作層７ならびに第３の動作層９を形成し、かつ第２
の側壁８に自己整合的にオーミツク電極（図では３、４
が対応）を形成することにより、位置合せ誤差による製
造上のばらつきを低減して高歩留り化を実現するととも
にソース−ゲート間およびゲート−ドレイン間の距離の
短縮をはかり、低ソース抵抗化による高性能化が実現さ
れる構造となつている。また、第２の動作層の不純物濃
度は第１の動作層と略々等しい濃度とすることにより、
高い逆方向耐圧を実現し、かつ第３の動作層の不純物濃
度を第１の動作層の不純物濃度より高くしてソース電極
およびドレイン電極におけるオーミツク抵抗の低減が可
能になる等の利点を有する構造になつている。
第２図は、第１図のシヨツトキー電界効果トランジス
タの製造方法の一例を示す断面図である。第１図（ａ）
に示すように、GaAsの半絶縁性基板１の表面に28Si+の
イオンを注入して一様の厚みの動作層２を形成する。こ
の動作層の厚み及びキヤリア濃度は所望のピンチオフ電
圧を実現する値に選択される。
タの製造方法の一例を示す断面図である。第１図（ａ）
に示すように、GaAsの半絶縁性基板１の表面に28Si+の
イオンを注入して一様の厚みの動作層２を形成する。こ
の動作層の厚み及びキヤリア濃度は所望のピンチオフ電
圧を実現する値に選択される。
例えば、ピンチオフ電圧0.2Vを実現するために、キヤ
リア濃度1017cm-2程度、厚み0.1μｍ程度の動作層を形
成する必要があり、イオン注入の条件として、注入エネ
ルギ120KeV、注入量２×1012ドーズ/cm2（ただし活性率
を100％とする。）が選択される。
リア濃度1017cm-2程度、厚み0.1μｍ程度の動作層を形
成する必要があり、イオン注入の条件として、注入エネ
ルギ120KeV、注入量２×1012ドーズ/cm2（ただし活性率
を100％とする。）が選択される。
しかるのちに、ゲート電極５をGaAs半絶縁性半導体基
板上にエツチングもしくはリフトオフ法により形成す
る。このとき、ゲート電極材料としては、以下で述べる
アニール処理によつてシヨツトキー特性が劣化しないも
のであれば金属、シリサイド等材料のいかんは問わず、
また異なる材料を重ね合せた多層構造等の構造のいかん
も問わない。本実施例ではゲート電極材料の一例として
WSiとした。
板上にエツチングもしくはリフトオフ法により形成す
る。このとき、ゲート電極材料としては、以下で述べる
アニール処理によつてシヨツトキー特性が劣化しないも
のであれば金属、シリサイド等材料のいかんは問わず、
また異なる材料を重ね合せた多層構造等の構造のいかん
も問わない。本実施例ではゲート電極材料の一例として
WSiとした。
この後、ゲート電極５を有する半絶縁性半導体基板１
上にプラズマCVDもしくは熱CVD等によりSiNやSiO2とい
つた絶縁性薄膜52を所定形成し、しかる後にリアクテイ
ブイオンエツチ装置等を用いて、異方性エツチングを行
い、第１の側壁６を形成する。このとき半絶縁性基板１
上に形成する絶縁性薄膜の厚さは以下で行う第２の動作
層のゲートに対するオフセツトを決めるものであり、所
定のオフセツト距離を得られる厚さとする必要がある。
ここでは一例として2000Åとした。
上にプラズマCVDもしくは熱CVD等によりSiNやSiO2とい
つた絶縁性薄膜52を所定形成し、しかる後にリアクテイ
ブイオンエツチ装置等を用いて、異方性エツチングを行
い、第１の側壁６を形成する。このとき半絶縁性基板１
上に形成する絶縁性薄膜の厚さは以下で行う第２の動作
層のゲートに対するオフセツトを決めるものであり、所
定のオフセツト距離を得られる厚さとする必要がある。
ここでは一例として2000Åとした。
この様にして形成した第１の側壁を有するゲート電極
をマスクとして、自己整合的にイオン注入を行いゲート
電極に対して自己整合的に第１の動作層２とほぼ同等の
キヤリア密度を有し、かつ第１の動作層２よりも厚い新
らたな第２の動作層７を形成する（第２図ｂ）。第２の
動作層７は、第１の動作層２よりも深く注入するために
注入エネルギーが第１の動作層よりも大きく、かつ注入
量は最終ピークキヤリア濃度が１回目のピークキヤリア
濃度に比べて過大にならないような値に選択される。こ
れはゲートに印加される電圧によつて絶縁破壊が生じな
いようにするためおよびゲート容量が過大とならないよ
うにするためである。このような注入条件の一例とし
て、注入エネルギーを400KeV、注入量を3.9×1012ドー
ズ/cm2の値に選択した動作層内のキヤリア総数は側壁を
有するゲート電極の直下の動作層２内のキヤリア総数に
比べて約３倍大きく、そのため、ゲート−ソース間抵抗
は第２の動作層７が一様に形成され第１の動作層２と同
一である場合に比べて約３分の１に低下する。一方、第
２の動作層７内の最大キヤリア濃度は動作層２内の値に
比べて約13％増加しただけであるから、これに伴なうゲ
ートの逆耐圧の増加は極めてわずかな量にとどまる。
をマスクとして、自己整合的にイオン注入を行いゲート
電極に対して自己整合的に第１の動作層２とほぼ同等の
キヤリア密度を有し、かつ第１の動作層２よりも厚い新
らたな第２の動作層７を形成する（第２図ｂ）。第２の
動作層７は、第１の動作層２よりも深く注入するために
注入エネルギーが第１の動作層よりも大きく、かつ注入
量は最終ピークキヤリア濃度が１回目のピークキヤリア
濃度に比べて過大にならないような値に選択される。こ
れはゲートに印加される電圧によつて絶縁破壊が生じな
いようにするためおよびゲート容量が過大とならないよ
うにするためである。このような注入条件の一例とし
て、注入エネルギーを400KeV、注入量を3.9×1012ドー
ズ/cm2の値に選択した動作層内のキヤリア総数は側壁を
有するゲート電極の直下の動作層２内のキヤリア総数に
比べて約３倍大きく、そのため、ゲート−ソース間抵抗
は第２の動作層７が一様に形成され第１の動作層２と同
一である場合に比べて約３分の１に低下する。一方、第
２の動作層７内の最大キヤリア濃度は動作層２内の値に
比べて約13％増加しただけであるから、これに伴なうゲ
ートの逆耐圧の増加は極めてわずかな量にとどまる。
この様にしてゲート５に対して自己整合的に第２の動
作層７を形成した後、さらに基板上に絶縁膜を形成し、
かつ異方性エツチングを行うことにより、第２の側壁８
を形成し、そして、この様にして形成した第１の側壁６
および第２の側壁８を有するゲート電極をマスクにし
て、マスクされない箇所にキヤリア密度の大きい第３の
動作層９を形成する（第２図（ｃ））。
作層７を形成した後、さらに基板上に絶縁膜を形成し、
かつ異方性エツチングを行うことにより、第２の側壁８
を形成し、そして、この様にして形成した第１の側壁６
および第２の側壁８を有するゲート電極をマスクにし
て、マスクされない箇所にキヤリア密度の大きい第３の
動作層９を形成する（第２図（ｃ））。
イオン注入の条件としては、良好なオーミツク電極が
形成できるように、表面のキヤリア密度を充分大きくし
ており、たとえば、注入エネルギー50KeV注入量２×10
12ドーズ/cm2である。
形成できるように、表面のキヤリア密度を充分大きくし
ており、たとえば、注入エネルギー50KeV注入量２×10
12ドーズ/cm2である。
このように得られる第３の動作層９を有することによ
り、本発明の構造を有するショットキゲート電極トラン
ジスタでは、高い逆方向耐圧が実現するだけでなく、低
いオーミツク抵抗および低いソース−ゲート間およびゲ
ート−ドレイン間抵抗が実現する。
り、本発明の構造を有するショットキゲート電極トラン
ジスタでは、高い逆方向耐圧が実現するだけでなく、低
いオーミツク抵抗および低いソース−ゲート間およびゲ
ート−ドレイン間抵抗が実現する。
次にN2雰囲気中で800℃20分間熱処理を行ない注入イ
オンの活性化を行なう。
オンの活性化を行なう。
この後のソース電極３およびドレイン電極４の形成
は、位置合せを行い別途形成することも出来るが、ここ
では一例として、上記両電極３および４を第１の側壁６
および第２の側壁８を有するゲート電極５に対して自己
整合的に形成した場合について第２図（ｄ）を示す。側
壁６、８を有するゲート電極５および第３の動作層９上
が露出するようレジストでマスクパターンを形成し、オ
ーミツク金属例えばAu−Geを蒸着する。この時蒸着は基
板面に垂直方向に行うと、ゲート電極とソースおよびド
レイン電極間の短絡を防止する意味で望ましい。前記短
縮防止を確実に行うためにレジストをリフトオフする前
に、イオンミリングにより斜め方向より側壁のAu−Geの
エツチングを行つた例をここでは示した。オーミツク電
極材料については良好なオーミツク性を得られるもので
あれば、Au−GelNi等、他の材料でも良く、材料のいか
んは問わない。
は、位置合せを行い別途形成することも出来るが、ここ
では一例として、上記両電極３および４を第１の側壁６
および第２の側壁８を有するゲート電極５に対して自己
整合的に形成した場合について第２図（ｄ）を示す。側
壁６、８を有するゲート電極５および第３の動作層９上
が露出するようレジストでマスクパターンを形成し、オ
ーミツク金属例えばAu−Geを蒸着する。この時蒸着は基
板面に垂直方向に行うと、ゲート電極とソースおよびド
レイン電極間の短絡を防止する意味で望ましい。前記短
縮防止を確実に行うためにレジストをリフトオフする前
に、イオンミリングにより斜め方向より側壁のAu−Geの
エツチングを行つた例をここでは示した。オーミツク電
極材料については良好なオーミツク性を得られるもので
あれば、Au−GelNi等、他の材料でも良く、材料のいか
んは問わない。
以上の実施例では、半導体結晶としてGaAsを使用する
場合を例示したが、必要に応じてその他のIII−Ｖ族化
合物半導体やSi等の任意の半導体を使用することが出来
る。
場合を例示したが、必要に応じてその他のIII−Ｖ族化
合物半導体やSi等の任意の半導体を使用することが出来
る。
（発明の効果） 以上詳細に説明したように本発明によれば、逆方向耐
圧が高く、かつゲート−ソース間およびゲート−ドレイ
ン間抵抗が低いことから高周波特性が良好であり、ま
た、構成要素を自己整合的に形成することから高歩留り
で高集積化することが可能となるショットキゲート型電
界効果トランジスタが得られる。
圧が高く、かつゲート−ソース間およびゲート−ドレイ
ン間抵抗が低いことから高周波特性が良好であり、ま
た、構成要素を自己整合的に形成することから高歩留り
で高集積化することが可能となるショットキゲート型電
界効果トランジスタが得られる。
第１図は、本発明のショットキゲート型電界効果トラン
ジスタの構造を示すための図、第２図（ａ）（ｂ）
（ｃ）及び（ｄ）は第１図の構造のものの製造方法を示
すための図、第３図及び第４図、従来のショットキゲー
ト型電界効果トランジスタの構造を示すための図であ
る。 １、11、21……半絶縁性半導体基板 ２、12、22……動作層 ３、13、23……ソース電極 ４、14、24……ドレイン電極 ５、15、25……ゲート電極 ６……第１の絶縁性側壁 26……絶縁性側壁 ７……第２の動作層 27……高濃度不純物層 ８……第２の絶縁性側壁 ９……第３の動作層
ジスタの構造を示すための図、第２図（ａ）（ｂ）
（ｃ）及び（ｄ）は第１図の構造のものの製造方法を示
すための図、第３図及び第４図、従来のショットキゲー
ト型電界効果トランジスタの構造を示すための図であ
る。 １、11、21……半絶縁性半導体基板 ２、12、22……動作層 ３、13、23……ソース電極 ４、14、24……ドレイン電極 ５、15、25……ゲート電極 ６……第１の絶縁性側壁 26……絶縁性側壁 ７……第２の動作層 27……高濃度不純物層 ８……第２の絶縁性側壁 ９……第３の動作層
Claims (2)
- 【請求項１】半絶縁性半導体基板、該半導体基板表面に
形成された動作層ならびに該動作層上に形成されたソー
ス電極、ショットキゲート電極およびドレイン電極を備
えたショットキゲート電極型電界効果トランジスタにお
いて、 前記動作層が、 所定のピンチオフ電圧を与えるような厚みを有して前記
ゲート電極とこのゲート電極の側面に形成された第１の
側壁の直下に形成されている第１の領域と、 前記第１の領域内と略々等しい不純物濃度を有しかつ前
記第１の領域の厚みより大きな厚みを有しかつ前記ゲー
ト電極および前記第１の側壁に自己整合的に形成された
第２の領域と、 前記ゲート電極と前記第１の側壁とこの第１の側壁の側
面に形成された第２の側壁に対して自己整合的に形成さ
れかつ前記の第１の領域内より高い不純物濃度を有する
第３の領域とから構成されており、 前記ソース電極およびドレイン電極は、前記ゲート電極
と前記第１の側壁と前記第２の側壁をマスクとしてオー
ミック金属を蒸着し、斜め方向からイオンミリングして
前記第２の側壁上に残留する前記オーミック金属を除去
することにより前記第３の領域上に自己整合的に形成さ
れていることを特徴とするショットキゲート型電界効果
トランジスタ。 - 【請求項２】前記ゲート電極の材料が耐熱性を有するこ
とを特徴とする特許請求の範囲第１項に記載のショット
キゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012885A JPH0810702B2 (ja) | 1986-01-22 | 1986-01-22 | ショットキゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012885A JPH0810702B2 (ja) | 1986-01-22 | 1986-01-22 | ショットキゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171163A JPS62171163A (ja) | 1987-07-28 |
| JPH0810702B2 true JPH0810702B2 (ja) | 1996-01-31 |
Family
ID=11817856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012885A Expired - Lifetime JPH0810702B2 (ja) | 1986-01-22 | 1986-01-22 | ショットキゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810702B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057676A (ja) * | 1983-09-08 | 1985-04-03 | Sony Corp | シヨツトキ障壁形電界効果トランジスタの製法 |
| JPS60149171A (ja) * | 1984-01-17 | 1985-08-06 | Hitachi Ltd | 半導体装置 |
| JPS60244074A (ja) * | 1984-05-18 | 1985-12-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS61152079A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
-
1986
- 1986-01-22 JP JP61012885A patent/JPH0810702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171163A (ja) | 1987-07-28 |
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