JPH08106405A - Ｃｐｕ監視回路 - Google Patents
Ｃｐｕ監視回路Info
- Publication number
- JPH08106405A JPH08106405A JP6240456A JP24045694A JPH08106405A JP H08106405 A JPH08106405 A JP H08106405A JP 6240456 A JP6240456 A JP 6240456A JP 24045694 A JP24045694 A JP 24045694A JP H08106405 A JPH08106405 A JP H08106405A
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- Japan
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- data
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- monitoring circuit
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Abstract
(57)【要約】
【目的】 ＣＰＵの異常を通信回線を介してホスト装置
に知らせること。 【構成】 ＣＰＵ２からの動作確認信号が途絶えたこと
を検出してＣＰＵ異常信号を出力するＷＤＴ４と、ＣＰ
Ｕ異常のデータを通信データ形式で格納したＲＯＭ６
と、ＲＯＭ６から順次データを読み出すためのカウンタ
５と、データ送出を正常データまたは異常データに切り
替えるセレクタ１０と、ＣＰＵ異常信号を受けカウンタ
５にＲＯＭ６からデータを読み出させ、かつセレクタ１
０に異常データ側にデータ送出を切り替えさせるイネー
ブル回路１１を備えた。
に知らせること。 【構成】 ＣＰＵ２からの動作確認信号が途絶えたこと
を検出してＣＰＵ異常信号を出力するＷＤＴ４と、ＣＰ
Ｕ異常のデータを通信データ形式で格納したＲＯＭ６
と、ＲＯＭ６から順次データを読み出すためのカウンタ
５と、データ送出を正常データまたは異常データに切り
替えるセレクタ１０と、ＣＰＵ異常信号を受けカウンタ
５にＲＯＭ６からデータを読み出させ、かつセレクタ１
０に異常データ側にデータ送出を切り替えさせるイネー
ブル回路１１を備えた。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ（中央処理装置）
監視装置に関し、特にマイクロプロセッサシステムのＣ
ＰＵ監視装置に関する。
監視装置に関し、特にマイクロプロセッサシステムのＣ
ＰＵ監視装置に関する。
【０００２】
【従来の技術】従来のマイクロプロセッサシステムで
は、通信回線はＣＰＵによってのみデータ内容を制御さ
れるものであるため、アラームを外部の装置に伝えるた
めの手段として通信回線を利用しているシステムでは、
ＣＰＵ自身のアラームを伝えることができなかった。
は、通信回線はＣＰＵによってのみデータ内容を制御さ
れるものであるため、アラームを外部の装置に伝えるた
めの手段として通信回線を利用しているシステムでは、
ＣＰＵ自身のアラームを伝えることができなかった。
【０００３】そこで、ＣＰＵに異常が発生した場合の対
策として、 （１）特開昭６２−２７７８３３号公報に、定期的にホ
スト側から送出される監視データに対する端末側からの
応答が無くなったことを検出して、その端末側ＣＰＵに
異常が発生したことを察知する技術が開示されている。
策として、 （１）特開昭６２−２７７８３３号公報に、定期的にホ
スト側から送出される監視データに対する端末側からの
応答が無くなったことを検出して、その端末側ＣＰＵに
異常が発生したことを察知する技術が開示されている。
【０００４】（２）リレー等のハードウエア的手段で近
接の周辺装置に異常を知らせる技術が知られている。
接の周辺装置に異常を知らせる技術が知られている。
【０００５】（３）他の入出力装置と監視制御ネットワ
ークを組んでいるシステムでは、一定時間毎にＣＰＵが
正常動作中であることを知らせるデータを他の装置に送
り、このデータが規定時間以上途切れたときにこのＣＰ
Ｕが異常である、と判断してもらう技術が知られてい
る。
ークを組んでいるシステムでは、一定時間毎にＣＰＵが
正常動作中であることを知らせるデータを他の装置に送
り、このデータが規定時間以上途切れたときにこのＣＰ
Ｕが異常である、と判断してもらう技術が知られてい
る。
【０００６】
【発明が解決しようとする課題】しかし、これらの従来
技術には次のような問題があった。
技術には次のような問題があった。
【０００７】（１）特開昭６２−２７７８３３号公報に
開示された装置は、通常の処理を行う部分と、通信異常
を検出する処理を行う部分を独立させているため、通信
回線を利用してＣＰＵ自身のアラームを伝えるために
は、通常の処理を行う部分のみならず、通信異常を検出
する処理を行う部分にもＣＰＵを設けなければならなか
った。また、ホスト側から監視データを送出しなければ
異常を検出できなかった。
開示された装置は、通常の処理を行う部分と、通信異常
を検出する処理を行う部分を独立させているため、通信
回線を利用してＣＰＵ自身のアラームを伝えるために
は、通常の処理を行う部分のみならず、通信異常を検出
する処理を行う部分にもＣＰＵを設けなければならなか
った。また、ホスト側から監視データを送出しなければ
異常を検出できなかった。
【０００８】（２）リレー等のハードウエア的手段で異
常を知らせる技術の場合は、比較的近距離の装置にしか
ＣＰＵの異常を知らせることができなかった。
常を知らせる技術の場合は、比較的近距離の装置にしか
ＣＰＵの異常を知らせることができなかった。
【０００９】（３）一定時間毎にＣＰＵが正常動作中で
あることを知らせるデータを他の装置に送る技術の場合
は、異常検出までに一定時間が必要であった。
あることを知らせるデータを他の装置に送る技術の場合
は、異常検出までに一定時間が必要であった。
【００１０】そこで本発明の目的は、ＣＰＵを増設する
必要がなく、またホスト側から監視データを送出する必
要もなく、ＣＰＵの異常を検出した時点で、通信回線を
介して、他の入出力装置にＣＰＵの異常を知らせること
ができるＣＰＵ監視回路を提供することにある。
必要がなく、またホスト側から監視データを送出する必
要もなく、ＣＰＵの異常を検出した時点で、通信回線を
介して、他の入出力装置にＣＰＵの異常を知らせること
ができるＣＰＵ監視回路を提供することにある。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に本発明は、ＣＰＵ機能の異常を検出する異常検出手段
と、前記ＣＰＵ機能の異常検出時に通信データ形式に合
致した所定のデータを外部の入出力装置に送出するデー
タ送出手段とを含むことを特徴とする。
に本発明は、ＣＰＵ機能の異常を検出する異常検出手段
と、前記ＣＰＵ機能の異常検出時に通信データ形式に合
致した所定のデータを外部の入出力装置に送出するデー
タ送出手段とを含むことを特徴とする。
【００１２】
【作用】ＣＰＵに異常が発生すると、異常検出手段は異
常検出信号をデータ送出手段に送出する。データ送出手
段はこの異常検出信号を受けて、通信データ形式に合致
した所定のデータを通信回線を介して外部の入出力装置
に送出する。
常検出信号をデータ送出手段に送出する。データ送出手
段はこの異常検出信号を受けて、通信データ形式に合致
した所定のデータを通信回線を介して外部の入出力装置
に送出する。
【００１３】
【実施例】以下、本発明の実施例について添付図面を参
照しながら説明する。図１は本発明に係るＣＰＵ監視回
路の一実施例の構成図である。なお、本実施例では、ア
ラーム監視を行っているホスト装置に、通信回線を介し
てマイクロプロセッサシステムによるＣＰＵ監視装置が
接続されている場合について説明する。
照しながら説明する。図１は本発明に係るＣＰＵ監視回
路の一実施例の構成図である。なお、本実施例では、ア
ラーム監視を行っているホスト装置に、通信回線を介し
てマイクロプロセッサシステムによるＣＰＵ監視装置が
接続されている場合について説明する。
【００１４】マイクロプロセッサシステム１は、ＣＰＵ
２と、ＣＰＵ２からのパラレルデータをシリアルデータ
に変換する第１のＳＣＵ（Ｓｅｒｉａｌ Ｃｏｎｔｒｏ
ｌＵｎｉｔ）３と、ＣＰＵ２からの動作確認信号を受け
このパルス信号が途絶えると一定時間後にＣＰＵ異常信
号を出力するＷＤＴ（Ｗａｔｃｈ Ｄｏｇ Ｔｉｍｅ
ｒ）４と、カウントしたアドレスの内容をＲＯＭ（メモ
リ）から読み出すカウンタ５と、ＣＰＵ異常発生時のメ
ッセージを通信データ形式に合致させて格納したＲＯＭ
６と、ＲＯＭ６から読み出したパラレルデータをシリア
ルデータに変換する第２のＳＣＵ７と、ＳＣＵ７の出力
信号を解読するデコーダ８と、デコーダ８の出力信号を
ＣＰＵ２に出力するか否かを選択する第１のイネーブル
（ＥＮＡＢＬＥ）回路９と、第１のＳＣＵ３または第２
のＳＣＵ７から出力されるデータのいずれか一方を選択
して出力するセレクタ１０と、カウンタ５と第１のイネ
ーブル回路９とセレクタ１０とを制御する第２のイネー
ブル回路１１と、第１のＳＣＵ３とカウンタ５とに同期
用クロックを入力するクロック回路（ＣＬＫ）１２とに
より構成される。
２と、ＣＰＵ２からのパラレルデータをシリアルデータ
に変換する第１のＳＣＵ（Ｓｅｒｉａｌ Ｃｏｎｔｒｏ
ｌＵｎｉｔ）３と、ＣＰＵ２からの動作確認信号を受け
このパルス信号が途絶えると一定時間後にＣＰＵ異常信
号を出力するＷＤＴ（Ｗａｔｃｈ Ｄｏｇ Ｔｉｍｅ
ｒ）４と、カウントしたアドレスの内容をＲＯＭ（メモ
リ）から読み出すカウンタ５と、ＣＰＵ異常発生時のメ
ッセージを通信データ形式に合致させて格納したＲＯＭ
６と、ＲＯＭ６から読み出したパラレルデータをシリア
ルデータに変換する第２のＳＣＵ７と、ＳＣＵ７の出力
信号を解読するデコーダ８と、デコーダ８の出力信号を
ＣＰＵ２に出力するか否かを選択する第１のイネーブル
（ＥＮＡＢＬＥ）回路９と、第１のＳＣＵ３または第２
のＳＣＵ７から出力されるデータのいずれか一方を選択
して出力するセレクタ１０と、カウンタ５と第１のイネ
ーブル回路９とセレクタ１０とを制御する第２のイネー
ブル回路１１と、第１のＳＣＵ３とカウンタ５とに同期
用クロックを入力するクロック回路（ＣＬＫ）１２とに
より構成される。
【００１５】また、セレクタ１０から送出されるデータ
は通信回線１３を介してホスト装置１４に入力される。
は通信回線１３を介してホスト装置１４に入力される。
【００１６】次に、このマイクロプロセッサシステム１
の動作について説明する。まず、ＣＰＵ２が正常に動作
している場合から説明する。セレクタ１０は初期設定に
おいて第１のＳＣＵ３の出力信号線３０を通信回線１３
に接続している。ＣＰＵ２から出力されるパラレルデー
タは第１のＳＣＵ３でシリアルデータに変換された後、
セレクタ１０および通信回線１３を介してホスト装置１
４に入力される。
の動作について説明する。まず、ＣＰＵ２が正常に動作
している場合から説明する。セレクタ１０は初期設定に
おいて第１のＳＣＵ３の出力信号線３０を通信回線１３
に接続している。ＣＰＵ２から出力されるパラレルデー
タは第１のＳＣＵ３でシリアルデータに変換された後、
セレクタ１０および通信回線１３を介してホスト装置１
４に入力される。
【００１７】さて、ＣＰＵ２の動作が正常な場合、ＣＰ
Ｕ２から動作確認信号線３１を介してＷＤＴ４に動作確
認信号３１ａ（連続パルス信号）が出力される。すなわ
ち、ＣＰＵ２が正常に作動している場合にはこの動作確
認信号３１ａが常時出力されるよう予め回路構成されて
いる。したがって、ＷＤＴ４はこの動作確認信号を受信
している限り、制御信号線３２を介して第２のイネーブ
ル回路１１に制御信号３２ａを出力しない。
Ｕ２から動作確認信号線３１を介してＷＤＴ４に動作確
認信号３１ａ（連続パルス信号）が出力される。すなわ
ち、ＣＰＵ２が正常に作動している場合にはこの動作確
認信号３１ａが常時出力されるよう予め回路構成されて
いる。したがって、ＷＤＴ４はこの動作確認信号を受信
している限り、制御信号線３２を介して第２のイネーブ
ル回路１１に制御信号３２ａを出力しない。
【００１８】次に、ＣＰＵ２が何等かの原因により停止
した場合について説明する。この場合は、ＣＰＵ２から
監視信号線３１を介してＷＤＴ４に出力される動作確認
信号３１ａが途絶える。すると、ＥＤＴ４は一定時間を
おいて、制御信号線３２を介して第２のイネーブル回路
１１に制御信号３２ａを入力する。一定時間をおいたの
はＣＰＵ２の停止を十分確認するためである。なお、こ
の一定時間は１秒程度の短時間で十分である。
した場合について説明する。この場合は、ＣＰＵ２から
監視信号線３１を介してＷＤＴ４に出力される動作確認
信号３１ａが途絶える。すると、ＥＤＴ４は一定時間を
おいて、制御信号線３２を介して第２のイネーブル回路
１１に制御信号３２ａを入力する。一定時間をおいたの
はＣＰＵ２の停止を十分確認するためである。なお、こ
の一定時間は１秒程度の短時間で十分である。
【００１９】そして、第２のイネーブル回路１１に制御
信号３２ａが入力されると、まずセレクタ１０が第２の
ＳＣＵ７の出力信号線３３を通信回線１３と接続し、次
いで第１のイネーブル回路９がデコーダ８とＣＰＵ２間
の信号線３４と３５を接続状態とし、最後にカウンタ５
がカウント動作を開始する。
信号３２ａが入力されると、まずセレクタ１０が第２の
ＳＣＵ７の出力信号線３３を通信回線１３と接続し、次
いで第１のイネーブル回路９がデコーダ８とＣＰＵ２間
の信号線３４と３５を接続状態とし、最後にカウンタ５
がカウント動作を開始する。
【００２０】次に、カウンタ５によって指定されたアド
レス、すなわち０番地から一定の番地までのデータがＲ
ＯＭ６から読み出され第２のＳＣＵ７に入力される。と
ころで、このＲＯＭ６にはＣＰＵ２が停止したことをホ
スト装置１４に知らせるためのメッセージが予め通信形
式に合致させて格納されている。この通信形式とは、た
とえば送出開始ビット、送出終了ビット、ホストアドレ
ス、端末番号、ＣＰＵ停止をホスト装置に知らせるため
のメッセージ、等にて構成されるものである。
レス、すなわち０番地から一定の番地までのデータがＲ
ＯＭ６から読み出され第２のＳＣＵ７に入力される。と
ころで、このＲＯＭ６にはＣＰＵ２が停止したことをホ
スト装置１４に知らせるためのメッセージが予め通信形
式に合致させて格納されている。この通信形式とは、た
とえば送出開始ビット、送出終了ビット、ホストアドレ
ス、端末番号、ＣＰＵ停止をホスト装置に知らせるため
のメッセージ、等にて構成されるものである。
【００２１】次に、このメッセージは第２のＳＣＵ７に
てシリアルデータに変換され、セレクタ１０および通信
回線１３を介してホスト装置１４に送出される。したが
って、ホスト装置１４はどの端末番号のマイクロプロセ
ッサシステム１のＣＰＵ２が停止したかをＣＰＵ２の停
止とほぼ同時に確認することができる。
てシリアルデータに変換され、セレクタ１０および通信
回線１３を介してホスト装置１４に送出される。したが
って、ホスト装置１４はどの端末番号のマイクロプロセ
ッサシステム１のＣＰＵ２が停止したかをＣＰＵ２の停
止とほぼ同時に確認することができる。
【００２２】また、第２のＳＣＵ７から出力されるメッ
セージは信号線３６を介してデコーダ８に入力される。
このデコーダ８はメッセージの送出終了ビットを検出す
るためのものである。すなわち、デコーダ８はこの送出
終了ビットを検出すると送出終了検出信号３４ａを出力
する。そして、この送出終了検出信号３４ａは第１のイ
ネーブル回路９を介してＣＰＵ２のリセット端子（不図
示）に入力され、ＣＰＵ２がリセットされる。
セージは信号線３６を介してデコーダ８に入力される。
このデコーダ８はメッセージの送出終了ビットを検出す
るためのものである。すなわち、デコーダ８はこの送出
終了ビットを検出すると送出終了検出信号３４ａを出力
する。そして、この送出終了検出信号３４ａは第１のイ
ネーブル回路９を介してＣＰＵ２のリセット端子（不図
示）に入力され、ＣＰＵ２がリセットされる。
【００２３】そして、このリセットによりＣＰＵ２が回
復した時はＣＰＵ２から再度動作確認信号３１ａがＷＤ
Ｔ４に出力されるため、ＷＤＴ４から第２のイネーブル
回路１１に制御信号３２ａは出力されない。したがっ
て、セレクタ１０は第１のＳＣＵ３の出力信号線３０を
通信回線１３と再度接続し、以下前述したＣＰＵ２が正
常の場合の動作を繰り返す。
復した時はＣＰＵ２から再度動作確認信号３１ａがＷＤ
Ｔ４に出力されるため、ＷＤＴ４から第２のイネーブル
回路１１に制御信号３２ａは出力されない。したがっ
て、セレクタ１０は第１のＳＣＵ３の出力信号線３０を
通信回線１３と再度接続し、以下前述したＣＰＵ２が正
常の場合の動作を繰り返す。
【００２４】一方、リセットによりＣＰＵ２が回復しな
い時はＣＰＵ２からの動作確認信号３１ａは途絶えたま
まとなり、この場合はＣＰＵ２を修理する必要がある。
い時はＣＰＵ２からの動作確認信号３１ａは途絶えたま
まとなり、この場合はＣＰＵ２を修理する必要がある。
【００２５】なお、本実施例ではメモリとしてＲＯＭを
用いたがこれに限定するものではなく、たとえばＲＡＭ
等の書き換え可能メモリでもよい。
用いたがこれに限定するものではなく、たとえばＲＡＭ
等の書き換え可能メモリでもよい。
【００２６】また、ＲＯＭ６からパラレルデータが出力
される構成としたが、たとえばパラレルデータが８ビッ
トである場合、このうちの特定の１ビットのみを順次用
いて通信データ形式に合致したデータを構成するように
すればＲＯＭ６からの出力信号線は１本で済ませること
ができる。
される構成としたが、たとえばパラレルデータが８ビッ
トである場合、このうちの特定の１ビットのみを順次用
いて通信データ形式に合致したデータを構成するように
すればＲＯＭ６からの出力信号線は１本で済ませること
ができる。
【００２７】
【発明の効果】本発明によれば、ＣＰＵ機能に異常が発
生した場合でも、通信回線を介して、異常発生とほぼ同
時に、外部の入出力装置にＣＰＵ機能の異常を知らせる
ことができる。しかも、異常検出専用のＣＰＵを設ける
必要がなく、かつ通信回線を介してデータを送出するた
め遠方へデータを送出することができる。
生した場合でも、通信回線を介して、異常発生とほぼ同
時に、外部の入出力装置にＣＰＵ機能の異常を知らせる
ことができる。しかも、異常検出専用のＣＰＵを設ける
必要がなく、かつ通信回線を介してデータを送出するた
め遠方へデータを送出することができる。
【図１】本発明に係るＣＰＵ監視回路の一実施例の構成
図である。
図である。
１ マイクロプロセッサシステム ２ ＣＰＵ ４ ＷＤＴ ５ カウンタ ６ ＲＯＭ ８ デコーダ １０ セレクタ ９，１１ イネーブル回路 １２ クロック １３ 通信回線 １４ ホスト装置
Claims (4)
- 【請求項１】 ＣＰＵ機能の異常を検出する異常検出手
段と、前記ＣＰＵ機能の異常検出時に通信データ形式に
合致した所定のデータを外部の入出力装置に送出するデ
ータ送出手段とを含むことを特徴とするＣＰＵ監視回
路。 - 【請求項２】 前記異常検出手段は、前記ＣＰＵから入
力される動作確認信号が途絶えた場合に異常検出信号を
発生することを特徴とする請求項１記載のＣＰＵ監視回
路。 - 【請求項３】 前記データ送出手段は、通信データ形式
に合致した所定のデータを格納したメモリと、前記ＣＰ
Ｕ機能の異常検出時に前記メモリから前記所定のデータ
を読み出す読み出し手段とを含むことを特徴とする請求
項１または２記載のＣＰＵ監視回路。 - 【請求項４】 前記データ送出手段によるデータ送出が
終了したのを検出する送出終了検出手段と、前記送出終
了検出手段からの検出信号により前記ＣＰＵをリセット
する手段を含むことを特徴とする請求項１〜３記載のＣ
ＰＵ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240456A JPH08106405A (ja) | 1994-10-05 | 1994-10-05 | Ｃｐｕ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6240456A JPH08106405A (ja) | 1994-10-05 | 1994-10-05 | Ｃｐｕ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106405A true JPH08106405A (ja) | 1996-04-23 |
Family
ID=17059773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6240456A Withdrawn JPH08106405A (ja) | 1994-10-05 | 1994-10-05 | Ｃｐｕ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106405A (ja) |
-
1994
- 1994-10-05 JP JP6240456A patent/JPH08106405A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |