JPS63197197A - 負荷制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はバス構成によるデータ伝送の負荷制御システ
ムに関するものであり、特に、分散形制御装置等の使用
するに好適な異常伝送装置切離し方式による負荷制御シ
ステムに関するものである。

［従来の技術］ 第３図は例えば特開昭６１−２２４９４号公報に示され
た従来の異常バス切離し方式による負荷制御システムを
示すブロック図であり、図において、（１）は信号伝送
路、（２）は信号伝送路（１）に接続される複数の伝送
装置であり、この伝送装置（２）はスイッチ回路（２１
）と、送信回路（４）と、受信回路（５）と、伝送制御
回路（２４）と、中央処理装置（以下、ＣＰＵと略記す
る）（２５）と、ウオッチドグ・タイマー（７）とから
構成されている。

上記ＣＰＵ（２５）には、タイムアウト検出を行うウオ
ッチドグ・タイマー（７）と伝送制御回路（２４）が接
続されている。スイッチ回路（２１）はリレーコイル（
２２）とリレー接点（２３）とから構成され、上記リレ
ーコイル（２２）にはウオッチドグ・タイマー（２１）
が接続され、リレー接点（２３）を介して送信回路（４
）と受信回路（５）が信号伝送線（１）に接続されてい
る。

次に動作について説明する。伝送制御回路（２４）は、
ＣＰＵ（２５）の出力を、信号伝送路（１）に定められ
た伝送フォー゛マットに変換し、送信回路（４）に送出
するとともに受信回路（５）よりの受信データの復元と
誤り制御を行い、ＣＰＵ（２５）に転送する。

データ伝送が行われていると、ＣＰＵ　（２５）からウ
オッチドグ・タイマー（７）に伝送正常信号が定期的に
出力され、ウオッチドグ・タイマー（７）を初期状態に
リセットする。

この時、ウオッチドグ・タイマー（７）には、異常検出
レベルが設定されているが、定期的にリセットされるた
め、この異常検出レベルに達しない。

従って、ウオッチドグ・タイマー（７）の出力は、リレ
ーコイル（２２）を励磁し、リレー接点（２３）は常時
閉じている。

ところが、例えば、信号伝送路（１）、伝送制御回路（
２４）に故障が発生すると、データに伝送が中断する。

データ伝送が中断すると、ＣＰＵ（２５）から伝送正常
信号がウオッチドグ・タイマー（７）に出力されない。

ウオッチドグ・タイマー（７）は、一定時間以上伝送正
常信号が入力されないと、異常検出レベルに達し出力が
なくなり、リレーコイル（２２）を無励磁とし、リレー
接点（２３）が開となり、伝送装置（２）を信号伝送路
（１）より切り離す。

［発明が解決しようとする問題点］ 従来の負荷制御システムは以上のように構成されている
ので、伝送装置が異常を検出し、信号伝送路から伝送装
置を切り離す際に他の伝送装置等に異常があることを通
報することができなかった。

従って、他の伝送装置が切り離された伝送装置に対して
送信するという無駄な動作があるなどの問題点があった
。

この発明は上記のような問題点を解消するためになされ
たもので、伝送装置のＣＰＵに異常が発生した場合、Ｃ
ＰＵを送信回路から分離するとともに、他の伝送装置に
異常を通報することにより、他の伝送装置の無駄な送信
動作をなくすことがで。

きる負荷制御システムを得ることを目的とする。

［問題点を解決するための手段］ この発明に係る負荷システムは、伝送装置内の送信回路
とＣＰＵの間に異常時制御回路を設け、ＣＰＵが正常で
ある場合は該ＣＰＵと送信回路を接続して送信を可能と
し、ＣＰＵが異常である場合は該ＣＰＵを送信回路から
切り離して、送信を不可能とするとともに異常を他の伝
送装置に通報することができるようにしたものである。

［作用］ この発明における異常時制御回路は、ウオッチドグ・タ
イマーを用いて異常検出と異常検知信号の出力を行い、
スイッチ回路及び異常通報回路を制御し、スイッチ回路
は異常検知信号により送信回路からＣＰＵを分離すると
ともに異常通報回路を送信回路に接続し、上記異常通報
回路は異常データを送信回路を介して伝送路に出力し、
他の伝送装置に異常を通報することにより、他の伝送装
置の無駄な動作を省くことを可能とする。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図において、前記第３図と同一部分には同一符号を付し
、（２）は伝送装置であり、送信回路（４）と、受信回
路（５）と、送受信の制御やデータの処理を行うための
ＣＰＵ　（３）と、異常時制御回路（６）とで構成され
ている。

異常時制御回路（６）はＣＰＵ　（３）と接続されたウ
オッチドグ・タイマー（７）と、ウオッチドグ・タイマ
ー（７）の出力により制御される異常通報回路（８）及
びスイッチ回路（９）から構成されている。ウォッチト
ゲ・タイマ〜（７）からの異常検知信号は制御線（１０
）を介してスイッチ回路（９）に送られる。異常通報回
路（８）からの異常データは、データ線（１２）を介し
てスイッチ回路（９）に送られる。

一方、ＣＰＵ　（３）から送出される制御情報信号は、
信号線（１３）を介してスイッチ回路（９）に送られる
。スイッチ回路（９）からの出力は信号線（１１）を介
して送信回路（４）に送られる。

次に動作について説明する。信号伝送路（１）に接続さ
れた複数の伝送装置（２）は、正常に動作している時は
所定のプロトコルに従って、送信回路（４）、受信回路
（５）から信号伝送路（１）を介して制御情報信号の伝
送を行う。

このとき１．ＣＰＵ（３）は信号線（２６）を介して、
ウオッチドグ・タイマー（７）に対し定期的に正常信号
を出力しているため、ウオッチドグ・タイマー（７）は
定期的に初期状態にリセットされ、異常検出レベルに達
しない。従って、ウオッチドグ・タイマー（７）は、異
常検知信号を出力しない。

また、ウォッチトゲ中タイマー（７）の異常検知器信号
により制御されるスイッチ回路（９）は、送信回路（４
）にＣＰＵ　（３）を接続し、ＣＰＵ（３）からの送信
を可能にしている。

ところが、例えば、ＣＰＵ　（３）に異常が発生すると
、ＣＰＵ　（３）はウオッチドグ・タイマー（７）に対
して正常信号を出力しなくなる。このため、ウオッチド
グ・タイマー（７）は正常信号を検出できなくなり、異
常通報回路（８）とスイッチ回路（９）とに対して異常
検知信号を出力する。

スイッチ回路（９）は上記異常検知信号を受けると、送
信回路（４）をＣＰＵ　（３）から分離して異常通報回
路（８）に接続する。

また、異常通報回路（８）は、上記異常検知信号を受け
ると、スイッチ回路（９）、信号線（１１）、送信回路
（４）を介して信号伝送路（１）に異常データを出力す
る。

信号伝送路（１）を介して、上記異常データを受信した
他の伝送装置（２）は、異常の発生した伝送装置を認識
し、この異常の発生した伝送装置に対し送信するなどの
無駄な動作をしないようにすることができる。

一方、受信回路（５）　、ＣＰＵ　（３）に接続された
ままである。従って、ＣＰＵ　（３）は、信号伝送路（
１）からのデータを受信回路（５）で受信し、ＣＰＵ　
（３）にデータを転送できる。

よりて、異常を起こした伝送装置（２）は、他の伝送装
置（２）からの制御情報を受信し、ＣＰＵ（３）を正常
に戻す処理を行うこともできる。

この場合、ＣＰＵ　（３）から異常時制御回路（６）に
信号を出力し、送信回路（４）とＣＰＵ　（３）を再接
続し該ＣＰＵ　（３）からの送信を再び可能にすること
もできる。

また、ＣＰＵ　（３）と異常通報回路（８）をデータ線
（２０）で接続することにより、ＣＰＵ（３）が正常な
うちに異常時通報回路（８）に異常時に通報する異常デ
ータの内容を保持させておくことができる。

そして、例えば、この負荷制御システム全体を監視する
ような装置に対してのみ異常データを送信することや、
各々の伝送装置（２）が異常の発生する前までに行った
通信内容に応じ、異常データの内容を変更するなどの処
理が可能となる。

第２図は、上記スイッチ回路（９）の例を示すブロック
図であり、第２図（ａ）はリレーを使用した例で、（１
４）はリレーコイル、（１５）はリレー接点である。

リレーは制御線（１０）を介してウオッチドグ・タイマ
ー（７）より入力された異常検知信号により、リレーコ
イル（１４）が励磁されると、リレー接点（１５）をＣ
ＰＵ　（３）からの信号線（１３）より切り離し、異常
通報回路（８）からのデータ線（１２）に接続する。こ
のため、異常通報回路（８）は異常データを信号線（１
１）を介して送信回路（４）へ送出する。

また、第２図（ｂ）はスイッチ回路（９）を凸シックで
構成した例で、２つのアンドゲート（１６）、（１７）
とオア回路（１８）及びノット回路（１９）より構成さ
れている。制御線（１０）を介してウオッチドグ・タイ
マー（７）から入力された異常検知信号により、アンド
ゲート（１７）を閉じて、ＣＰＵ　（３）から信号線（
１３）を介して入力されている信号を無効とする。

また、アントゲ−）（１６）を開いて、異常通報回路（
８）からデータ線（１２）を介して入力される異常デー
タを有効とする。２つのアンドケート（１６）、　　（
１７）の出力は、ＯＲ回路（１８）で結合され、送信回
路（４）へ信号線（１１）を介して送出される。

上記実施例では、スイッチ回路（９）について示したが
、２つの入力のどちらか一方を制御信号により選択でき
る機能を持つものであればよい。

［発明の効果］ 以上のように、この発明によれば、ＣＰＵに異常が発生
した場合に該ＣＰＵを送信回路より分離し、異常データ
を送出する異常時制御回路を送信回路に接続するように
構成したので、ＣＰＵの異常を他の伝送装置に通報する
ことが１つの送信回路を用いて実現でき、他の伝送装置
が異常を起こしている伝送装置に送信することという無
駄な動作をなくすことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による負荷制御システムを
示すブロック図、第２図はこの発明に適用するスイッチ
回路の具体例を示すブロック図、第３図は従来の負荷制
御システムを示すブロック図である。 図において、（１）は信号伝送路、（２）は伝送装置、
（３）はＣＰＵ、（４）は送信回路、（５）は受信回路
、（６）は異常時制御回路、（７）はウオッチドグ・タ
イマー、（８）は異常通報回路、０はスイッチ回路であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人　弁理士　大　岩　増　雄 （他　２名）

Claims (2)

【特許請求の範囲】
1. （１）送信回路と受信回路と正常動作時に定期的に正常
   信号を出力し送受信の制御データの処理を行う中央処理
   装置とを備えた複数の伝送装置を、並列にバス形式の信
   号伝送路で接続して、前記各伝送装置間で制御データを
   伝送し該制御データに基づいて該各伝送装置に付帯した
   負荷を制御する負荷制御システムにおいて、前記正常信
   号が定期的に検出されない場合には、前記送信回路と前
   記中央処理装置を切り離す異常時制御回路を前記各伝送
   装置の前記送信回路と前記中央処理装置の間に設けたこ
   とを特徴とする負荷制御システム。
2. （２）異常時制御回路は中央処理装置より出力された正
   常信号が定期的に検出されない場合には異常検知信号を
   出力するウオッチドグ・タイマーと前記異常検知信号に
   よって異常データを出力する異常通報回路と、前記異常
   検知信号によって送信回路への接続を前記中央処理装置
   から前記異常通報回路に切り換えるスイッチ回路とを有
   することを特徴とする特許請求の範囲第（１）項記載の
   負荷制御システム。