JPS6122494B2 - - Google Patents
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- Publication number
- JPS6122494B2 JPS6122494B2 JP9956477A JP9956477A JPS6122494B2 JP S6122494 B2 JPS6122494 B2 JP S6122494B2 JP 9956477 A JP9956477 A JP 9956477A JP 9956477 A JP9956477 A JP 9956477A JP S6122494 B2 JPS6122494 B2 JP S6122494B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- station
- bus
- normal
- signal
- Prior art date
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- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 98
- 230000005856 abnormality Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 10
- 238000004092 self-diagnosis Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 238000003745 diagnosis Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Monitoring And Testing Of Transmission In General (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバス構成に依るデータ伝送の保護方式
に係り、特に分散形制御装置等に使用するに好適
な自己診断によるバス切離方式に関する。
に係り、特に分散形制御装置等に使用するに好適
な自己診断によるバス切離方式に関する。
従来の伝送ステイシヨンにおける伝送回路の保
護方式としては、伝送回路自身に故障検出回路を
設置する方式と、CPU(中央処理装置)による
ソフト異常検出方式とがあるが、前者は故障検出
回路が複雑になり、また後者はCPU自身の故障
の場合は故障検出が不可能と云う欠点がある。
護方式としては、伝送回路自身に故障検出回路を
設置する方式と、CPU(中央処理装置)による
ソフト異常検出方式とがあるが、前者は故障検出
回路が複雑になり、また後者はCPU自身の故障
の場合は故障検出が不可能と云う欠点がある。
本発明の目的は、伝送ステイシヨンの伝送回路
又はCPUの故障であつても、伝送ステイシヨン
を伝送バスから切離して自己診断を行なうことに
より、伝送ステイシヨンがフエイル・セイフ側に
働く高信頼度の伝送バス切離方式を提供するにあ
る。
又はCPUの故障であつても、伝送ステイシヨン
を伝送バスから切離して自己診断を行なうことに
より、伝送ステイシヨンがフエイル・セイフ側に
働く高信頼度の伝送バス切離方式を提供するにあ
る。
本発明は、伝送が定期的に行なわれる伝送シス
テムにおいて、規定周期内に最低1回伝送が行な
われることに着目し、この周期内に伝送が一度も
実行されなかつた時に、何らかの異常があると判
断し、バス切離しを行ない、自己診断により伝送
ステイシヨンの故障診断を行なうようにしたもの
である。
テムにおいて、規定周期内に最低1回伝送が行な
われることに着目し、この周期内に伝送が一度も
実行されなかつた時に、何らかの異常があると判
断し、バス切離しを行ない、自己診断により伝送
ステイシヨンの故障診断を行なうようにしたもの
である。
第1図に伝送システムの構成例を示す。伝送バ
ス1に伝送ステイシヨン2が複数個接続されてい
る。各伝送ステイシヨン2は、定期的にステイシ
ヨン間のデータ伝送を行なつている。
ス1に伝送ステイシヨン2が複数個接続されてい
る。各伝送ステイシヨン2は、定期的にステイシ
ヨン間のデータ伝送を行なつている。
第2図は本発明の一実施例を示すブロツク図で
ある。本図は一つの伝送ステイシヨンについての
み記してある。他の伝送ステイシヨンも同様とす
る。伝送バス1にはリレー接点9を介してデータ
の送受信を行なう伝送回路が接続されている。
ある。本図は一つの伝送ステイシヨンについての
み記してある。他の伝送ステイシヨンも同様とす
る。伝送バス1にはリレー接点9を介してデータ
の送受信を行なう伝送回路が接続されている。
伝送回路は、送信回路4、受信回路5、伝送制
御回路3からなり、伝送制御回路3は、CPU6
の出力を伝送バス1に定められた伝送フオーマツ
トに変換し送信回路4に送出する。また受信回路
5よりの受信データの復元と誤り制御を行ない、
CPU6に転送する。
御回路3からなり、伝送制御回路3は、CPU6
の出力を伝送バス1に定められた伝送フオーマツ
トに変換し送信回路4に送出する。また受信回路
5よりの受信データの復元と誤り制御を行ない、
CPU6に転送する。
CPU6は、タイムアウト検出を行うウオツチ
ドグ・タイマ7が接続されている。ウオツチド
グ・タイマ7の出力はリレーコイル8が接続され
ている。
ドグ・タイマ7が接続されている。ウオツチド
グ・タイマ7の出力はリレーコイル8が接続され
ている。
本実施例の動作を第3図a,bのタイムチヤー
トをもとに説明する。
トをもとに説明する。
まず正常動作(第3図a)について説明する。
定期的にデータ伝送が行なわれていると、CPU
6からウオツチドグ・タイマ7に伝送正常信号が
定期的に出力され、ウオツチドグ・タイマを初期
状態にリセツトする。この時ウオツチドグ・タイ
マには異常検出レベルが設定されているが、定期
的にリセツトされるためこの異常検出レベルに達
しない。
定期的にデータ伝送が行なわれていると、CPU
6からウオツチドグ・タイマ7に伝送正常信号が
定期的に出力され、ウオツチドグ・タイマを初期
状態にリセツトする。この時ウオツチドグ・タイ
マには異常検出レベルが設定されているが、定期
的にリセツトされるためこの異常検出レベルに達
しない。
従つてウオツチドグ・タイマの出力はリレーコ
イル8を励磁し、リレー接点9は常時閉じてい
る。
イル8を励磁し、リレー接点9は常時閉じてい
る。
次に定期的にデータ伝送が行なわれない異常動
作について説明する(第3図b)。
作について説明する(第3図b)。
次の個所に故障があるとデータ伝送が正常に実
行されない。例えば(1)他の伝送ステイシヨン2、
(2)伝送バス1、(3)送信回路4、受信回路5、(4)伝
送制御回路3である。
行されない。例えば(1)他の伝送ステイシヨン2、
(2)伝送バス1、(3)送信回路4、受信回路5、(4)伝
送制御回路3である。
上記(1)から(4)のいずれかに故障が発生すると、
データ伝送が中断する。データ伝送が中断する
と、CPU6から伝送正常信号がウオツチドグ・
タイマ7に出力されない。ウオツチドグ・タイマ
7は、T2時間以上伝送正常信号が入力されない
と、異常検出レベルに達し出力がなくなり、リレ
ーコイル8を無励磁とし、リレー接点9が開とな
り伝送ステイシヨン2を伝送バス1より切離す。
データ伝送が中断する。データ伝送が中断する
と、CPU6から伝送正常信号がウオツチドグ・
タイマ7に出力されない。ウオツチドグ・タイマ
7は、T2時間以上伝送正常信号が入力されない
と、異常検出レベルに達し出力がなくなり、リレ
ーコイル8を無励磁とし、リレー接点9が開とな
り伝送ステイシヨン2を伝送バス1より切離す。
この時、ウオツチドグ・タイマ7の異常検出時
間の最小をT2nio、正常データ伝送の伝送周期の
最大をT1naxとすると、下記不等式を満足するよ
う定めてある。
間の最小をT2nio、正常データ伝送の伝送周期の
最大をT1naxとすると、下記不等式を満足するよ
う定めてある。
T1nax<T2nio
伝送バス1を切離した状態でCPU6に内蔵の
自己診断プログラムにより、伝送制御回路3、送
信回路4、受信回路5のループで伝送回路の自己
診断を行う。この診断結果、伝送回路に異常が検
出されると、第3図bの点線の如くCPU6より
ウオツチドグ・タイマ7に診断正常信号が出力さ
れない。従つてウオツチドグ・タイマ7は異常が
検出されたままとなり、伝送ステイシヨン2は伝
送バス1より切離された状態を保持する。この時
ウオツチドグ・タイマよりアラーム信号を出すこ
とも可能である。
自己診断プログラムにより、伝送制御回路3、送
信回路4、受信回路5のループで伝送回路の自己
診断を行う。この診断結果、伝送回路に異常が検
出されると、第3図bの点線の如くCPU6より
ウオツチドグ・タイマ7に診断正常信号が出力さ
れない。従つてウオツチドグ・タイマ7は異常が
検出されたままとなり、伝送ステイシヨン2は伝
送バス1より切離された状態を保持する。この時
ウオツチドグ・タイマよりアラーム信号を出すこ
とも可能である。
また、診断の結果、伝送回路3〜5が正常であ
れば、他の伝送ステイシヨン、あるいは伝送バス
の故障と判断し、診断正常信号を出力し、ウオツ
チドグ・タイマを初期状態にリセツトしリレーを
再投入する。
れば、他の伝送ステイシヨン、あるいは伝送バス
の故障と判断し、診断正常信号を出力し、ウオツ
チドグ・タイマを初期状態にリセツトしリレーを
再投入する。
データ伝送が正常に実行されない要因には、さ
らにCPU6自身の故障があるが、この時は伝送
正常信号が出力されないから、データ伝送異常と
等価となり、伝送ステイシヨンは伝送バスより切
離され、フエイル・セイフとなる。
らにCPU6自身の故障があるが、この時は伝送
正常信号が出力されないから、データ伝送異常と
等価となり、伝送ステイシヨンは伝送バスより切
離され、フエイル・セイフとなる。
本発明の一実施例によれば、故障伝送ステイシ
ヨンを伝送バスから切離し、故障伝送ステイシヨ
ン自身が自己診断を行なうことにより、伝送ステ
イシヨンの故障が全システムに波及するのを防止
する効果がある。
ヨンを伝送バスから切離し、故障伝送ステイシヨ
ン自身が自己診断を行なうことにより、伝送ステ
イシヨンの故障が全システムに波及するのを防止
する効果がある。
本発明によれば、伝送ステイシヨンにおける伝
送回路の故障のみならずCPUの故障等いかなる
データ伝送異常時においても、直ちに伝送ステイ
シヨンを伝送バスから切離して自己診断を行なう
ことが可能となり、伝送ステイシヨンの故障に対
し、フエイル・セイフ側に働く高信頼度の伝送シ
ステムが構成出来る効果がある。
送回路の故障のみならずCPUの故障等いかなる
データ伝送異常時においても、直ちに伝送ステイ
シヨンを伝送バスから切離して自己診断を行なう
ことが可能となり、伝送ステイシヨンの故障に対
し、フエイル・セイフ側に働く高信頼度の伝送シ
ステムが構成出来る効果がある。
第1図は本発明の伝送システムを説明する構成
図、第2図は本発明の一実施例を示すブロツク
図、第3図は第2図の動作を説明するタイム・チ
ヤートである。 1……伝送バス、2……伝送ステイシヨン、3
〜5……伝送回路、6……CPU、7……ウオツ
チドグ・タイマ、8〜9……リレー。
図、第2図は本発明の一実施例を示すブロツク
図、第3図は第2図の動作を説明するタイム・チ
ヤートである。 1……伝送バス、2……伝送ステイシヨン、3
〜5……伝送回路、6……CPU、7……ウオツ
チドグ・タイマ、8〜9……リレー。
Claims (1)
- 1 複数の伝送ステイシヨンが1つの伝送バスに
並列に接続され、各伝送ステイシヨン間のデータ
伝送が定期的に実行される伝送システムであつ
て、該伝送ステイシヨンは、それぞれ前記伝送バ
スとの接続を図るために接点を開閉するリレー
と、データの送受信を定期的に行なう伝送回路
と、該データの送受信が実行されたことを検出
し、送受信が正常であれば定期的に伝送正常信号
を出力するCPUと、該伝送正常信号の時間間隔
を計り、所定時間以上該伝送正常信号が検出され
ない場合に異常検出信号を出力するウオツチド
グ・タイマとを有し、該異常検出信号により前記
リレーの接点を開放して、前記伝送バスから当該
ステイシヨンを切離す伝送バス切離方式におい
て、前記CPUは、前記伝送正常信号が出力され
ず伝送バスから当該伝送ステイシヨンを切離した
際に、当該伝送ステイシヨン内の伝送回路の異常
の有無を検出し、異常が検出されない場合には診
断正常信号を前記ウオツチドグ・タイマに出力し
て、前記リレーの接点を閉じ当該ステイシヨンを
前記伝送バスに接続して、異常が検出された場合
には切離した状態を保持して当該伝送ステイシヨ
ンの自己診断を行なうことを特徴とする伝送バス
切離方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9956477A JPS5433638A (en) | 1977-08-22 | 1977-08-22 | Transmission bus separation system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9956477A JPS5433638A (en) | 1977-08-22 | 1977-08-22 | Transmission bus separation system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5433638A JPS5433638A (en) | 1979-03-12 |
JPS6122494B2 true JPS6122494B2 (ja) | 1986-05-31 |
Family
ID=14250626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9956477A Granted JPS5433638A (en) | 1977-08-22 | 1977-08-22 | Transmission bus separation system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5433638A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5846724B2 (ja) * | 1979-12-27 | 1983-10-18 | 富士通株式会社 | プロセツサ停止制御方式 |
-
1977
- 1977-08-22 JP JP9956477A patent/JPS5433638A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5433638A (en) | 1979-03-12 |
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