JPH08102674A - インターフェイス回路 - Google Patents
インターフェイス回路Info
- Publication number
- JPH08102674A JPH08102674A JP6261120A JP26112094A JPH08102674A JP H08102674 A JPH08102674 A JP H08102674A JP 6261120 A JP6261120 A JP 6261120A JP 26112094 A JP26112094 A JP 26112094A JP H08102674 A JPH08102674 A JP H08102674A
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- JP
- Japan
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- output
- circuit
- input
- analog
- threshold
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
Abstract
(57)【要約】 （修正有）
【目的】電圧駆動型のインターフェース回路を提供す
る。 【構成】デジタル信号を容量結合ＣＰ１により統合して
アナログ信号に変換し、一方アナログ信号は複数の閾値
回路を用いた量子化回路Ｑ１によりデジタル化するもの
である。そしてアナログ出力を増幅器ＩＮＶ１に接続
し、この増幅器の出力をフィードバックキャパシタンス
を介してその入力に接続することによって、その線形性
と安定性を確保する。
る。 【構成】デジタル信号を容量結合ＣＰ１により統合して
アナログ信号に変換し、一方アナログ信号は複数の閾値
回路を用いた量子化回路Ｑ１によりデジタル化するもの
である。そしてアナログ出力を増幅器ＩＮＶ１に接続
し、この増幅器の出力をフィードバックキャパシタンス
を介してその入力に接続することによって、その線形性
と安定性を確保する。
Description
【０００１】
【産業上の利用分野】本発明はインターフェース回路に
係り、アナログ／デジタル混在回路においてアナログ信
号を伝送するためのインターフェース回路に関する。
係り、アナログ／デジタル混在回路においてアナログ信
号を伝送するためのインターフェース回路に関する。
【０００２】
【従来の技術】本発明の発明者等は特願平０４−３０１
７４０号において、２値、多値相互の変換を行うための
インターフェース回路を提案している。このインターフ
ェース回路は、デジタル信号を多値化して他デバイスに
伝送し、これをデバイス内で再びデジタル信号に戻すも
のである。しかしこの回路はレジスタンスを直列した分
圧器によりＡ／Ｄ変換を行う構成であり、省電力に関す
る配慮が不十分であった。
７４０号において、２値、多値相互の変換を行うための
インターフェース回路を提案している。このインターフ
ェース回路は、デジタル信号を多値化して他デバイスに
伝送し、これをデバイス内で再びデジタル信号に戻すも
のである。しかしこの回路はレジスタンスを直列した分
圧器によりＡ／Ｄ変換を行う構成であり、省電力に関す
る配慮が不十分であった。
【０００４】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、電圧駆動型
のインターフェース回路を提供することを目的とする。
来の問題点を解消すべく創案されたもので、電圧駆動型
のインターフェース回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るインターフ
ェース回路は、デジタル信号を容量結合により統合して
アナログ信号に変換し、一方アナログ信号は複数の閾値
回路を用いた量子化回路によりデジタル化するものであ
る。そしてアナログ出力を増幅器に接続し、この増幅器
の出力をフィードバックキャパシタンスを介してその入
力に接続することによって、その線形性と安定性を確保
している。
ェース回路は、デジタル信号を容量結合により統合して
アナログ信号に変換し、一方アナログ信号は複数の閾値
回路を用いた量子化回路によりデジタル化するものであ
る。そしてアナログ出力を増幅器に接続し、この増幅器
の出力をフィードバックキャパシタンスを介してその入
力に接続することによって、その線形性と安定性を確保
している。
【０００６】
【作用】本発明によれば、電圧型のＡ／Ｄ、Ｄ／Ａ変換
によるインターフェース回路が実現され、全体回路の省
電力化に寄与し得る。
によるインターフェース回路が実現され、全体回路の省
電力化に寄与し得る。
【０００７】
【実施例】次に本発明に係るインターフェース回路の１
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【０００８】図１はデジタルデバイスＤ１の出力（デジ
タルデータＤＤ）をデジタルデバイスＤ２に入力するた
めのインターフェース回路を示し、Ｄ１の出力は一旦レ
ジスタＲ１に保持される。ここにＲ１はパラレル入力／
パラレル出力であるが、シフトレジスタのようにシリア
ル入力／パラレル出力のレジスタも使用可能である。レ
ジスタＲ１の出力は容量結合ＣＰ１に入力され、ここで
重み付け加算が行われる。容量結合ＣＰ１はキャパシタ
ンスＣ１１、Ｃ１２、Ｃ１３、Ｃ１４を並列接続してな
り、デジタルデータＤＤの各ビットの重みに応じた重み
付けをＣ１１〜Ｃ１４で行う。この重み付けのために、
例えばＣ１１：Ｃ１２：Ｃ１３：Ｃ１４＝８：４：２：
１の容量比に設定されている。
タルデータＤＤ）をデジタルデバイスＤ２に入力するた
めのインターフェース回路を示し、Ｄ１の出力は一旦レ
ジスタＲ１に保持される。ここにＲ１はパラレル入力／
パラレル出力であるが、シフトレジスタのようにシリア
ル入力／パラレル出力のレジスタも使用可能である。レ
ジスタＲ１の出力は容量結合ＣＰ１に入力され、ここで
重み付け加算が行われる。容量結合ＣＰ１はキャパシタ
ンスＣ１１、Ｃ１２、Ｃ１３、Ｃ１４を並列接続してな
り、デジタルデータＤＤの各ビットの重みに応じた重み
付けをＣ１１〜Ｃ１４で行う。この重み付けのために、
例えばＣ１１：Ｃ１２：Ｃ１３：Ｃ１４＝８：４：２：
１の容量比に設定されている。
【０００９】容量結合ＣＰ１の出力は３段のＣＭＯＳイ
ンバータＩ１、Ｉ２、Ｉ３よりなるＩＮＶ１に入力さ
れ、ＩＮＶ１は３段インバータのオープンゲインの積に
よって与えられる大きなゲインを持つ。ＩＮＶ１の出力
は節電スイッチＳＷ１、フィードバックキャパシタンス
Ｃｆ１を介してその入力に接続され、ＳＷ１の閉成状態
では、ＩＮＶ１の出力Ｖ１はＣＰ１、Ｃｆ１の比によっ
て決定される以下の値となる。 Ｖ１＝−（ＤＤ／Ｃｆ１） （２ ） ここに Ｃｆ１＝Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ１４ （３ ） とされ、Ｖ１は正規化された値となる。
ンバータＩ１、Ｉ２、Ｉ３よりなるＩＮＶ１に入力さ
れ、ＩＮＶ１は３段インバータのオープンゲインの積に
よって与えられる大きなゲインを持つ。ＩＮＶ１の出力
は節電スイッチＳＷ１、フィードバックキャパシタンス
Ｃｆ１を介してその入力に接続され、ＳＷ１の閉成状態
では、ＩＮＶ１の出力Ｖ１はＣＰ１、Ｃｆ１の比によっ
て決定される以下の値となる。 Ｖ１＝−（ＤＤ／Ｃｆ１） （２ ） ここに Ｃｆ１＝Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ１４ （３ ） とされ、Ｖ１は正規化された値となる。
【００１０】反転増幅器ＩＮＶ１の出力はアナログ信号
ラインＡＳＬを介してデバイスＤ２に伝送され、Ｄ２の
前段において量子化回路Ｑ１によるデジタル化が行われ
る。量子化回路Ｑ１の出力は、Ｒ１と同様のレジスタＲ
２で保持された後に、適当なタイミングでデバイスＤ２
に入力される。以上のＲ１、ＣＰ１、ＩＮＶ１、Ｃｆ１
により電圧型のＤ／Ａ変換回路ＤＡが実現されている。
ラインＡＳＬを介してデバイスＤ２に伝送され、Ｄ２の
前段において量子化回路Ｑ１によるデジタル化が行われ
る。量子化回路Ｑ１の出力は、Ｒ１と同様のレジスタＲ
２で保持された後に、適当なタイミングでデバイスＤ２
に入力される。以上のＲ１、ＣＰ１、ＩＮＶ１、Ｃｆ１
により電圧型のＤ／Ａ変換回路ＤＡが実現されている。
【００１１】量子化回路Ｑ１は図２に示す４段階の閾値
回路Ｔｈ１〜Ｔｈ４よりなり、各閾値回路の出力Ｑ１
ｄ、Ｑ１ｃ、Ｑ１ｂ、Ｑ１ａは、より下位の閾値回路に
入力されている。
回路Ｔｈ１〜Ｔｈ４よりなり、各閾値回路の出力Ｑ１
ｄ、Ｑ１ｃ、Ｑ１ｂ、Ｑ１ａは、より下位の閾値回路に
入力されている。
【００１５】図２において、最も下位の閾値回路Ｔｈ１
はＶ１、Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃが入力される容量結合
ＣＰ２１このＣＰ２１出力に接続された反転増幅器ＩＮ
Ｖ２４を有し、Ｑ１ｄは反転増幅器ＩＮＶ２４の出力と
して生成されている。ＣＰ２１はキャパシタンスＣ２３
１、Ｃ２３２、Ｃ２３３、Ｃ２３４、Ｃ２３５、Ｃ２３
６よりなり、Ｖ１はＣ２３１に、Ｑ１ａはＣ２３２に、
Ｑ１ｂはＣ２３３に、Ｑ１ｃはＣ２３４にそれぞれ入力
されている。さらにＩＮＶ３１の閾値を調整する基準電
圧ＶｄがＣ２３５に入力され、Ｃ２３６はＣＰ２１全体
の容量を調整するために接地されている。
はＶ１、Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃが入力される容量結合
ＣＰ２１このＣＰ２１出力に接続された反転増幅器ＩＮ
Ｖ２４を有し、Ｑ１ｄは反転増幅器ＩＮＶ２４の出力と
して生成されている。ＣＰ２１はキャパシタンスＣ２３
１、Ｃ２３２、Ｃ２３３、Ｃ２３４、Ｃ２３５、Ｃ２３
６よりなり、Ｖ１はＣ２３１に、Ｑ１ａはＣ２３２に、
Ｑ１ｂはＣ２３３に、Ｑ１ｃはＣ２３４にそれぞれ入力
されている。さらにＩＮＶ３１の閾値を調整する基準電
圧ＶｄがＣ２３５に入力され、Ｃ２３６はＣＰ２１全体
の容量を調整するために接地されている。
【００１６】最下位から２番目の桁に対応する閾値回路
Ｔｈ２はＶ１、Ｑ１ａ、Ｑ１ｂが入力される容量結合Ｃ
Ｐ２２、このＣＰ２２の出力に接続された反転増幅器Ｉ
ＮＶ２３を有し、Ｑ１ｃは反転増幅器の出力として生成
されている。ＣＰ２３はキャパシタンスＣ２２１、Ｃ２
２２、Ｃ２２３、Ｃ２２４、Ｃ２２５よりなり、Ｖ１は
Ｃ２２１に、Ｑ１ａはＣ２２２に、Ｑ１ｂはＣ２２３に
それぞれ入力されている。さらにＩＮＶ２３の閾値を調
整する基準電圧ＶｄがＣ２２４に入力され、Ｃ２２５は
ＣＰ２全体の容量を調整するために接地されている。
Ｔｈ２はＶ１、Ｑ１ａ、Ｑ１ｂが入力される容量結合Ｃ
Ｐ２２、このＣＰ２２の出力に接続された反転増幅器Ｉ
ＮＶ２３を有し、Ｑ１ｃは反転増幅器の出力として生成
されている。ＣＰ２３はキャパシタンスＣ２２１、Ｃ２
２２、Ｃ２２３、Ｃ２２４、Ｃ２２５よりなり、Ｖ１は
Ｃ２２１に、Ｑ１ａはＣ２２２に、Ｑ１ｂはＣ２２３に
それぞれ入力されている。さらにＩＮＶ２３の閾値を調
整する基準電圧ＶｄがＣ２２４に入力され、Ｃ２２５は
ＣＰ２全体の容量を調整するために接地されている。
【００１７】最下位から３番目の桁に対応する閾値回路
Ｔｈ３はＶ１、Ｑ１ａが入力される容量結合ＣＰ２３、
このＣＰ２３の出力に接続された反転増幅器ＩＮＶ２２
を有し、Ｑ１ｂは反転増幅器ＩＮＶ２２の出力として生
成されている。ＣＰ２３はキャパシタンスＣ２１１、Ｃ
２１２、Ｃ２１３、Ｃ２１４よりなり、Ｖ１はＣ２１１
に、Ｑ１ａはＣ２１２にそれぞれ入力されている。さら
にＩＮＶ２２の閾値を調整する基準電圧ＶｄがＣ２１３
に入力され、Ｃ２１４はＣＰ２３全体の容量を調整する
ために接地されている。
Ｔｈ３はＶ１、Ｑ１ａが入力される容量結合ＣＰ２３、
このＣＰ２３の出力に接続された反転増幅器ＩＮＶ２２
を有し、Ｑ１ｂは反転増幅器ＩＮＶ２２の出力として生
成されている。ＣＰ２３はキャパシタンスＣ２１１、Ｃ
２１２、Ｃ２１３、Ｃ２１４よりなり、Ｖ１はＣ２１１
に、Ｑ１ａはＣ２１２にそれぞれ入力されている。さら
にＩＮＶ２２の閾値を調整する基準電圧ＶｄがＣ２１３
に入力され、Ｃ２１４はＣＰ２３全体の容量を調整する
ために接地されている。
【００１８】最上位桁に対応する閾値回路Ｔｈ４はＶ１
が入力される反転増幅器ＩＮＶ２１を有し、Ｑ１ａはＩ
ＮＶ２１の出力として生成されている。
が入力される反転増幅器ＩＮＶ２１を有し、Ｑ１ａはＩ
ＮＶ２１の出力として生成されている。
【００１９】ＣＰ２１〜ＣＰ２３の各キャパシタンスの
容量は表１のとおりであり、入力電圧Ｖ１に対する出力
Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄは表２のとおりであ
る。なお表１のＣｕは実用上ＬＳＩ内に形成し得る最小
容量あるいは、各容量結合に共通な大きい容量キャパシ
タンスである。また表２中、電圧（Ｖｄ／１６）をＶａ
として表示している。
容量は表１のとおりであり、入力電圧Ｖ１に対する出力
Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄは表２のとおりであ
る。なお表１のＣｕは実用上ＬＳＩ内に形成し得る最小
容量あるいは、各容量結合に共通な大きい容量キャパシ
タンスである。また表２中、電圧（Ｖｄ／１６）をＶａ
として表示している。
【００２０】以上の量子化回路Ｑ１によりデジタル出力
Ｑ１ａ〜Ｑ１ｄが生成され、これによって電圧型のＡ／
Ｄ変換回路ＡＤが実現されている。
Ｑ１ａ〜Ｑ１ｄが生成され、これによって電圧型のＡ／
Ｄ変換回路ＡＤが実現されている。
【００２１】リフレッシュ回路Ｑ２は図３の構成を有
し、図２の量子化回路Ｑ１の出力を容量結合ＣＰ３によ
り重み付き加算したものであり、その出力はＩＮＶ１と
同様の反転増幅器ＩＮＶ３およびフィードバックキャパ
シタンスＣｆ３により線形性と安定化が図られている。
し、図２の量子化回路Ｑ１の出力を容量結合ＣＰ３によ
り重み付き加算したものであり、その出力はＩＮＶ１と
同様の反転増幅器ＩＮＶ３およびフィードバックキャパ
シタンスＣｆ３により線形性と安定化が図られている。
【００２２】節電スイッチ（図１）は反転増幅器ＩＮＶ
１のフィードバック系を除去するものであり、ＩＮＶ１
の動作領域をカットオフ領域または飽和領域に収束さ
せ、線形領域での動作を阻止する。カットオフ領域およ
び飽和領域ではＩＮＶ１を構成するＣＭＯＳインバータ
は消費電流が生じることがなく、従って電力消費は無視
し得るものとなる。
１のフィードバック系を除去するものであり、ＩＮＶ１
の動作領域をカットオフ領域または飽和領域に収束さ
せ、線形領域での動作を阻止する。カットオフ領域およ
び飽和領域ではＩＮＶ１を構成するＣＭＯＳインバータ
は消費電流が生じることがなく、従って電力消費は無視
し得るものとなる。
【００２３】図４は本発明の第２実施例を示すものであ
り、前記ＡＤ、ＤＡを組合せた回路ＡＤＤＡをＡＳＬの
両端に接続してなる。回路ＤＡの出力と回路ＡＤの入力
はマルチプレクサＭＵＸに接続され、ＤＡの出力をＡＳ
Ｌに伝送する際にはＡＤを遮断してＤＡのみをＡＳＬに
接続し、逆の場合にはＤＡを遮断してＡＤのみをＡＳＬ
に接続する。このようにＡＤ、ＤＡを対で使用すれば、
アナログ／デジタル、デジタル／アナログ、アナログ／
アナログ、デジタル／デジタルの任意の組合せについて
のインターフェース回路を実現し得る。
り、前記ＡＤ、ＤＡを組合せた回路ＡＤＤＡをＡＳＬの
両端に接続してなる。回路ＤＡの出力と回路ＡＤの入力
はマルチプレクサＭＵＸに接続され、ＤＡの出力をＡＳ
Ｌに伝送する際にはＡＤを遮断してＤＡのみをＡＳＬに
接続し、逆の場合にはＤＡを遮断してＡＤのみをＡＳＬ
に接続する。このようにＡＤ、ＤＡを対で使用すれば、
アナログ／デジタル、デジタル／アナログ、アナログ／
アナログ、デジタル／デジタルの任意の組合せについて
のインターフェース回路を実現し得る。
【００２４】図５は双方向型のリフレッシュ回路を示
し、前記リフレッシュＱ２の両端にスイッチＳＷ５１、
ＳＷ５２を接続してなる。スイッチＳＷ５１はＱ２への
入力を、左側または右側のラインの一方から選択し、ス
イッチＳＷ５２はＱ２からの出力を、左側または右側の
一方から選択する。そしてＳＷ５１、ＳＷ５２は連動し
ており、左側の入力と右側の出力、右側の入力と左側の
出力が対となって選択されるようになっている。このよ
うな双方向のリフレッシュ回路を用いれば、より広い用
途でインターフェース回路を実現し得る。
し、前記リフレッシュＱ２の両端にスイッチＳＷ５１、
ＳＷ５２を接続してなる。スイッチＳＷ５１はＱ２への
入力を、左側または右側のラインの一方から選択し、ス
イッチＳＷ５２はＱ２からの出力を、左側または右側の
一方から選択する。そしてＳＷ５１、ＳＷ５２は連動し
ており、左側の入力と右側の出力、右側の入力と左側の
出力が対となって選択されるようになっている。このよ
うな双方向のリフレッシュ回路を用いれば、より広い用
途でインターフェース回路を実現し得る。
【００２５】
【発明の効果】前述のとおり、本発明に係るインターフ
ェース回路は、デジタル信号を容量結合により統合して
アナログ信号に変換し、一方アナログ信号は複数の閾値
回路を用いた量子化回路によりデジタル化するので、電
圧型のＡ／Ｄ、Ｄ／Ａ変換によるインターフェース回路
が実現でき、全体回路の省電力化に寄与し得るという優
れた効果を有する。
ェース回路は、デジタル信号を容量結合により統合して
アナログ信号に変換し、一方アナログ信号は複数の閾値
回路を用いた量子化回路によりデジタル化するので、電
圧型のＡ／Ｄ、Ｄ／Ａ変換によるインターフェース回路
が実現でき、全体回路の省電力化に寄与し得るという優
れた効果を有する。
【図１】本発明に係るインターフェース回路の第１実施
例を示す回路図である。
例を示す回路図である。
【図２】同実施例における量子化回路を示す回路図であ
る。
る。
【図３】同実施例におけるリフレッシュ回路を示す回路
図である。
図である。
【図４】本発明の第２実施例を示す回路図である。
【図５】レフレッシュ回路の変形例を示すブロック図で
ある。
ある。
ＤＡ．．．Ｄ／Ａ変換回路 ＡＤ．．．Ａ／Ｄ変換回路 ＩＮＶ１、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮ
Ｖ２４、ＩＮＶ３．．．反転増幅器 Ｉ１、Ｉ２、Ｉ３．．．ＭＯＳインバータ ＣＰ１、ＣＰ２１、ＣＰ２２、ＣＰ２３、ＣＰ３．．．
容量結合 Ｒ１、Ｒ２．．．レジスタ Ｑ１．．．量子化回路 Ｑ２．．．リフレッシュ回路 Ｄ１、Ｄ２．．．デジタルデバイス ＡＳＬ．．．アナログ信号ライン Ｔｈ１、Ｔｈ２、Ｔｈ３、Ｔｈ４．．．閾値回路 Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１１、Ｃ２１
２、Ｃ２１３、Ｃ２１４、Ｃ２２１、Ｃ２２２、Ｃ２２
３、Ｃ２２４、Ｃ２２５、Ｃ２３１、Ｃ２３２、Ｃ２３
４、Ｃ２３４、Ｃ２３５、Ｃ２３６、Ｃ３１、Ｃ３２、
Ｃ３３、Ｃ３４、Ｃ４１、Ｃ４２、Ｃ４３、Ｃ４４、Ｃ
４５、Ｃ４６、Ｃ４７、Ｃ４８．．．キャパシタンス ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４．．．節電スイッチ ＡＤＤＡ．．．組合せ回路。
Ｖ２４、ＩＮＶ３．．．反転増幅器 Ｉ１、Ｉ２、Ｉ３．．．ＭＯＳインバータ ＣＰ１、ＣＰ２１、ＣＰ２２、ＣＰ２３、ＣＰ３．．．
容量結合 Ｒ１、Ｒ２．．．レジスタ Ｑ１．．．量子化回路 Ｑ２．．．リフレッシュ回路 Ｄ１、Ｄ２．．．デジタルデバイス ＡＳＬ．．．アナログ信号ライン Ｔｈ１、Ｔｈ２、Ｔｈ３、Ｔｈ４．．．閾値回路 Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ２１１、Ｃ２１
２、Ｃ２１３、Ｃ２１４、Ｃ２２１、Ｃ２２２、Ｃ２２
３、Ｃ２２４、Ｃ２２５、Ｃ２３１、Ｃ２３２、Ｃ２３
４、Ｃ２３４、Ｃ２３５、Ｃ２３６、Ｃ３１、Ｃ３２、
Ｃ３３、Ｃ３４、Ｃ４１、Ｃ４２、Ｃ４３、Ｃ４４、Ｃ
４５、Ｃ４６、Ｃ４７、Ｃ４８．．．キャパシタンス ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４．．．節電スイッチ ＡＤＤＡ．．．組合せ回路。
【表１】
【表２】
フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (4)
- 【請求項１】 デジタル信号が入力され、このデジタ
ル信号の各ビットのデータを保持するレジスタと、この
レジスタから出力された各ビットのデータにビットごと
の重みを掛けて統合する容量結合と、この容量結合の出
力が入力された増幅回路と、この増幅回路の出力をその
入力に接続するフィードバックキャパシタンスとを備
え、前記増幅回路からアナログ電圧出力を出力するＤ／
Ａ変換部と；前記アナログ電圧出力が接続されたアナロ
グ信号線と；前記アナログ信号線が共通に接続された複
数段階の閾値回路を備え、この閾値回路は、上位桁相当
側の出力が下位桁側の全ての閾値回路に前記アナログ入
力電圧とともに入力されるよう接続され、この接続に
は、各閾値回路がアナログ入力電圧の変化に応じて段階
的に反転、非反転を繰返すよう所定の重み付けがなされ
ているＡ／Ｄ変換部と；とを備えているインターフェー
ス回路。 - 【請求項２】 デジタル信号が入力され、このデジタ
ル信号の各ビットのデータを保持するレジスタと、この
レジスタから出力された各ビットのデータにビットごと
の重みを掛けて統合する容量結合と、この容量結合の出
力が入力された増幅回路と、この増幅回路の出力をその
入力に接続するフィードバックキャパシタンスとを備
え、前記増幅回路からアナログ電圧出力を出力するＤ／
Ａ変換部と；アナログ電圧入力が共通に接続された複数
段階の閾値回路を備え、この閾値回路は、上位桁相当側
の出力が下位桁側の全ての閾値回路に前記アナログ入力
電圧とともに入力されるよう接続され、この接続には、
各閾値回路がアナログ入力電圧の変化に応じて段階的に
反転、非反転を繰返すよう所定の重み付けがなされてい
るＡ／Ｄ変換部と；前記Ｄ／Ａ変換部の出力とＡ／Ｄ変
換部の入力とが選択的接続されるアナログ信号と；この
アナログ信号線に、Ｄ／Ａ変換部の出力とＡ／Ｄ変換部
の入力とを選択的に接続する切換手段と；を備えている
インターフェース回路。 - 【請求項３】 アナログ信号線の信号伝送方向に沿っ
て、入出力方向を切換る方向切換手段と；この方向切換
手段の出力が共通に接続された複数段階の閾値回路であ
って、上位桁相当側の出力が下位桁側の全ての閾値回路
に前記方向切換手段の出力とともに入力されるよう接続
され、この接続には、各閾値回路がアナログ入力電圧の
変化に応じて段階的に反転、非反転を繰返すよう所定の
重み付けがなされている閾値回路と；これら閾値回路の
出力が接続された容量結合と；この容量結合の出力が入
力された増幅回路と；この増幅回路の出力をその入力に
接続するフィードバックキャパシタンスと；を備えたリ
フレッシュ回路が設けられていることを特徴とする請求
項１または請求項２に記載のインターフェース回路。 - 【請求項４】 フィードバックキャパシタンスを介して
増幅回路の入出力を接続する回路を適宜遮断する節電ス
イッチが設けられていることを特徴とする請求項１また
は請求項２記載のインターフェイス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26112094A JP3353260B2 (ja) | 1994-09-30 | 1994-09-30 | インターフェイス回路 |
| DE69522163T DE69522163T2 (de) | 1994-09-30 | 1995-09-28 | Schnittstellenschaltung |
| EP95115334A EP0707276B1 (en) | 1994-09-30 | 1995-09-28 | Interface circuit |
| US08/536,243 US5661482A (en) | 1994-09-30 | 1995-09-29 | Interface circuit having a plurality of thresholding circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26112094A JP3353260B2 (ja) | 1994-09-30 | 1994-09-30 | インターフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102674A true JPH08102674A (ja) | 1996-04-16 |
| JP3353260B2 JP3353260B2 (ja) | 2002-12-03 |
Family
ID=17357381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26112094A Expired - Fee Related JP3353260B2 (ja) | 1994-09-30 | 1994-09-30 | インターフェイス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5661482A (ja) |
| EP (1) | EP0707276B1 (ja) |
| JP (1) | JP3353260B2 (ja) |
| DE (1) | DE69522163T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281831B1 (en) * | 1997-05-15 | 2001-08-28 | Yozan Inc. | Analog to digital converter |
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