JP3042568B2 - インターフェイス回路 - Google Patents

インターフェイス回路

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JP3042568B2
JP3042568B2 JP4301740A JP30174092A JP3042568B2 JP 3042568 B2 JP3042568 B2 JP 3042568B2 JP 4301740 A JP4301740 A JP 4301740A JP 30174092 A JP30174092 A JP 30174092A JP 3042568 B2 JP3042568 B2 JP 3042568B2
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JP
Japan
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signal
binary
interface circuit
voltage
lsi
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JP4301740A
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維康 楊
ウィワット・ウォンワラウィパット
国梁 寿
直 高取
山本  誠
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Sharp Corp
Original Assignee
Sharp Corp
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、LSIの入出力イン
ターフェイス回路に関する。
【0002】
【従来の技術】LSIの集積度が上がるにつれ、1チッ
プに実装される回路規模は大きくなる。そのためLSI
の入出力信号数も当然に増大し、ピン数増加は避けられ
ない。しかしながら、LSIパッケージサイズの大きさ
には限界があるためピン数増加に対処できないという問
題がある。
【0003】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、LSIの
集積化によるピン数増加に対処するための入出力インタ
ーフェイスを提供することを目的とする。
【0004】
【課題を解決するための手段】この発明に係るLSIイ
ンターフェイス回路は、LSIの2値信号を入出力する
際に2値・多値信号又は多値・2値信号に変換すること
でLSIの入出力用のピン数を削減するものである。
【0005】
【実施例】次に、本発明の1実施例を図面に基づいて説
明する。図2は2値・多値変換回路のブロック図であ
る。TA,TB,TC,TDはトランジスタで並列に接続さ
れ、R4,R3,R2,R1,R0は抵抗である。TD
のソースはR4を介して電源VCCと、TCのソースはR
4及びR3を介して電源VC Cと、TBのソースはR4,
R3及びR2を介して電源VCCと、TAのソースはR
4,R3,R2及びR1を介して電源VCCと接続されて
いる。ここで、R4およびR0の抵抗値は同じであり、
R3,R2及びR1の抵抗値はR4またはR0の2倍と
する。
【0006】信号x及びyは2値論理の入力信号で、両
信号x及びyがローレベル(以下「0」で示す)の場
合、デコーダは信号Aのみをハイレベル(以下「1」で
示す)で出力し、TAのみが導通するよう設定されてい
る。この場合、抵抗列におけるポイント0の電圧が
A,T(O)及びR(O)で構成されるソースフォロワ回路
にVOUTとして出力される。
【0007】xが「1」,yが「0」の場合は信号Bの
みをハイレベルで出力してTBのみが導通し、ポイント
1の電圧がVOUTとして出力される。xが「0」,yが
「1」の場合は信号Cのみをハイレベルで出力してTC
のみが導通し、ポイント2の電圧がVOUTとして出力さ
れる。x及びyが「1」の場合は信号Dのみをハイレベ
ルで出力してTDのみが導通し、ポイント3の電圧がV
OUTとして出力される。
【0008】この回路において、信号A,B,C,Dが
「1」となる場合、電圧VOUTは以下となる。 信号A:0≦VOUT<1/4VCC 信号B:1/4VCC≦VOUT<2/4VCC 信号C:2/4VCC≦VOUT<3/4VCC 信号D:3/4VCC≦VOUT<VCC これにより2回線2値の2ビットデータを電圧レベルに
応じて1回線4値で表現可能となる。図3に信号xとy
及び信号A,B,C,Dの関係を示す。
【0009】図6の回路において、V1,V2は入力電
圧、C1,C2はコンデンサ、T1はnMOSトランジス
タ、T2はpMOSトランジスタである。ここで、C1
2ならば、電圧V3は、
【式1】 となる。
【0010】ここで、T1,T2の閾値電圧をVTとする
と、V3<VTの場合、信号x’は「1」、V3≧VTの場
合、信号x’は「0」となり、スイッチの特性を有す
る。
【0011】図4に示す回路は図6と同じ構成の回路を
並列に接続したものである。ここで、各トランジスタの
閾値電圧を1/2VCCとした場合、式(1)に基づき、
電圧VA,VB,VCは各々、
【式2】 となる。
【0012】従って、入力電圧VINがVIN<1/4VCC
の場合、全信号A’,B’,C’は「1」、VIN≧1/
4VCCの場合、信号A’のみが「0」、VIN≧2/4V
CCの場合、信号A’及びB’が「0」、VIN≧3/4V
CCの場合、全信号A’,B’C’が「0」となる。
【0013】ここで、エンコーダは全信号A’B’C’
が「1」の場合、y’,z’の信号レベルを各々「0」
に、信号A’のみが「0」の場合、y’の信号レベルを
「1」に、z’の信号レベルを「0」に、信号A’及び
B’が「0」の場合はy’の信号レベルを「0」,z’
の信号レベルを「1」に、全信号A’,B’及びC’が
「0」の場合はy’,z’の信号レベルを各々「1」に
するよう設定されている。 これにより1回線4値の2
ビットデータを2回線2値に変換可能となる。図5に信
号A’,B’,C’及び信号y’,z’の関係を示す。
【0014】次に、このような2値・多値及び多値・2
値インターフェイス回路を2値論理LSIの入出力イン
ターフェイスに備えたボード内のLSI間の回路例を図
1に示す。これによりLSIのピン数を削減することが
可能となる。
【0015】図1において、I/F2Aはアドレス信号の
2値・多値インターフェイス回路、I/FMAはアドレス
信号の多値・2値インターフェイス回路、I/F2Dはデ
ータ信号の2値・多値インターフェイス回路、I/FMD
はデータ信号の多値・2値インターフェイス回路であ
る。CPUチップ内及びメモリチップ内は2値論理回路
である。CPUで扱われる2値のアドレスの信号はI/
2Aを介して多値に変換され出力される。出力された信
号はメモリ1のI/FMAを介して2値信号に変換されメ
モリ1に格納される。
【0016】また、CPUで扱われる2値のデータ信号
は2値・多値I/F2Aを介して多値に変換されて出力さ
れる。出力された多値データはメモリ1チップの多値・
2値変換I/FMAを介して2値データに変換され、メモ
1に格納される。このようにメモリ1に2値データで格
納されたデータをCPUで処理する場合、メモリ1のI
/F2Dを介して2値・多値変換が行われ、CPUのI/
MDを介して多値・2値変換されてCPUで処理され
る。これによりCPUとメモリ間の配線数を削減するこ
とが出来る。
【0017】
【発明の効果】前述のとおり、この発明に係るインター
フェイス回路をLSIの入出力インターフェイスに装着
すると、LSIの入出力用のピン数を削減でき、パッケ
イジサイズの限界に対処可能という効果を有する。
【図面の簡単な説明】
【図1】本発明を用いたLSI間の回路図の1例であ
る。
【図2】2値・多値変換回路のブロック図である。
【図3】信号レベルを説明する図表である。
【図4】多値・2値変換回路のブロック図である。
【図5】信号レベルを説明する図表である。
【図6】スイッチの特性を有する回路を説明する図であ
る。
【符号の説明】
A,TB,TC,TD,TA1,TA2,TB1,TB2,T
1,TC2,T(O ) トランジスタ R,R0,R1,R2,R3,R4,R(O) 抵抗 0,1,2,3 ポイント C,C1,C2 キャパシタンス VA,VB,VC,V3 電圧 p pMOS n nMOS VCC 電源 A,B,C,D,A’,B’,C’,D’,x’ 信
号 x,y 入力信号 VIN,V1,V2 入力電圧 y’,z’ 出力信号 VOUT, 出力電圧 I/F2A,I/F2D 2値・多値インターフェイス回
路 I/FMA,I/FMD 多値・2値インターフェイス回
路 MEMORY1,MEMORY2,MEMORYn メモ
フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢3−5−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢3−5−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢3−5−18 株式会 社鷹山内 (56)参考文献 特開 昭61−26326(JP,A) 特開 平3−116494(JP,A)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 内部が2値信号処理系であるLSIの入
    出力のためのインターフェイス回路であって:多値信号を入力するための多値信号入力手段と; 電源とグランドの間に直列に接続され、段階的な基準電
    圧を順次生成する複数の抵抗と; これら抵抗によって生成される段階的な基準電圧にそれ
    ぞれ接続された複数の第1キャパシタンスと; これら第1キャパシタンスに対応して設けられ、前記多
    値信号入力手段に並列に接続された複数の第2キャパシ
    タンスと; 対応する第1キャパシタンスと第2キャパシタンスの対
    が並列に接続され、これらキャパシタンスの対の出力電
    圧の信号レベルが所定の閾値に達したときに導通して電
    源電圧を出力する複数のスイッチと; これらスイッチの出力が接続され、これらスイッチの出
    力信号に応じて複数の2値信号を出力するエンコーダ
    と; を備えたインターフェイス回路。
  2. 【請求項2】 LSIの外部に設けられていることを特
    徴とする請求項記載のインターフェイス回路。
JP4301740A 1992-10-13 1992-10-13 インターフェイス回路 Expired - Lifetime JP3042568B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200487601Y1 (ko) * 2016-10-10 2018-10-11 유현옥 갈치 낚시채비

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