JP3042568B2 - インターフェイス回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＬＳＩの入出力イン
ターフェイス回路に関する。

【０００２】

【従来の技術】ＬＳＩの集積度が上がるにつれ、１チッ
プに実装される回路規模は大きくなる。そのためＬＳＩ
の入出力信号数も当然に増大し、ピン数増加は避けられ
ない。しかしながら、ＬＳＩパッケージサイズの大きさ
には限界があるためピン数増加に対処できないという問
題がある。

【０００３】

【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、ＬＳＩの
集積化によるピン数増加に対処するための入出力インタ
ーフェイスを提供することを目的とする。

【０００４】

【課題を解決するための手段】この発明に係るＬＳＩイ
ンターフェイス回路は、ＬＳＩの２値信号を入出力する
際に２値・多値信号又は多値・２値信号に変換すること
でＬＳＩの入出力用のピン数を削減するものである。

【０００５】

【実施例】次に、本発明の１実施例を図面に基づいて説
明する。図２は２値・多値変換回路のブロック図であ
る。Ｔ_A，Ｔ_B，Ｔ_C，Ｔ_Dはトランジスタで並列に接続さ
れ、Ｒ４，Ｒ３，Ｒ２，Ｒ１，Ｒ０は抵抗である。Ｔ_D
のソースはＲ４を介して電源Ｖ_CCと、Ｔ_CのソースはＲ
４及びＲ３を介して電源Ｖ_{C C}と、Ｔ_BのソースはＲ４，
Ｒ３及びＲ２を介して電源Ｖ_CCと、Ｔ_AのソースはＲ
４，Ｒ３，Ｒ２及びＲ１を介して電源Ｖ_CCと接続されて
いる。ここで、Ｒ４およびＲ０の抵抗値は同じであり、
Ｒ３，Ｒ２及びＲ１の抵抗値はＲ４またはＲ０の２倍と
する。

【０００６】信号ｘ及びｙは２値論理の入力信号で、両
信号ｘ及びｙがローレベル（以下「０」で示す）の場
合、デコーダは信号Ａのみをハイレベル（以下「１」で
示す）で出力し、Ｔ_Aのみが導通するよう設定されてい
る。この場合、抵抗列におけるポイント０の電圧が
Ｔ_A，Ｔ_(O)及びＲ_(O)で構成されるソースフォロワ回路
にＶ_OUTとして出力される。

【０００７】ｘが「１」，ｙが「０」の場合は信号Ｂの
みをハイレベルで出力してＴ_Bのみが導通し、ポイント
１の電圧がＶ_OUTとして出力される。ｘが「０」，ｙが
「１」の場合は信号Ｃのみをハイレベルで出力してＴ_C
のみが導通し、ポイント２の電圧がＶ_OUTとして出力さ
れる。ｘ及びｙが「１」の場合は信号Ｄのみをハイレベ
ルで出力してＴ_Dのみが導通し、ポイント３の電圧がＶ
_OUTとして出力される。

【０００８】この回路において、信号Ａ，Ｂ，Ｃ，Ｄが
「１」となる場合、電圧Ｖ_OUTは以下となる。 信号Ａ：０≦Ｖ_OUT＜１／４Ｖ_CC 信号Ｂ：１／４Ｖ_CC≦Ｖ_OUT＜２／４Ｖ_CC 信号Ｃ：２／４Ｖ_CC≦Ｖ_OUT＜３／４Ｖ_CC 信号Ｄ：３／４Ｖ_CC≦Ｖ_OUT＜Ｖ_CC これにより２回線２値の２ビットデータを電圧レベルに
応じて１回線４値で表現可能となる。図３に信号ｘとｙ
及び信号Ａ，Ｂ，Ｃ，Ｄの関係を示す。

【０００９】図６の回路において、Ｖ₁，Ｖ₂は入力電
圧、Ｃ₁，Ｃ₂はコンデンサ、Ｔ₁はｎＭＯＳトランジス
タ、Ｔ₂はｐＭＯＳトランジスタである。ここで、Ｃ₁＝
Ｃ₂ならば、電圧Ｖ₃は、

【式１】 となる。

【００１０】ここで、Ｔ₁，Ｔ₂の閾値電圧をＶ_Tとする
と、Ｖ₃＜Ｖ_Tの場合、信号ｘ’は「１」、Ｖ₃≧Ｖ_Tの場
合、信号ｘ’は「０」となり、スイッチの特性を有す
る。

【００１１】図４に示す回路は図６と同じ構成の回路を
並列に接続したものである。ここで、各トランジスタの
閾値電圧を１／２Ｖ_CCとした場合、式（１）に基づき、
電圧Ｖ_A，Ｖ_B，Ｖ_Cは各々、

【式２】 となる。

【００１２】従って、入力電圧Ｖ_INがＶ_IN＜１／４Ｖ_CC
の場合、全信号Ａ’，Ｂ’，Ｃ’は「１」、Ｖ_IN≧１／
４Ｖ_CCの場合、信号Ａ’のみが「０」、Ｖ_IN≧２／４Ｖ
_CCの場合、信号Ａ’及びＢ’が「０」、Ｖ_IN≧３／４Ｖ
_CCの場合、全信号Ａ’，Ｂ’Ｃ’が「０」となる。

【００１３】ここで、エンコーダは全信号Ａ’Ｂ’Ｃ’
が「１」の場合、ｙ’，ｚ’の信号レベルを各々「０」
に、信号Ａ’のみが「０」の場合、ｙ’の信号レベルを
「１」に、ｚ’の信号レベルを「０」に、信号Ａ’及び
Ｂ’が「０」の場合はｙ’の信号レベルを「０」，ｚ’
の信号レベルを「１」に、全信号Ａ’，Ｂ’及びＣ’が
「０」の場合はｙ’，ｚ’の信号レベルを各々「１」に
するよう設定されている。 これにより１回線４値の２
ビットデータを２回線２値に変換可能となる。図５に信
号Ａ’，Ｂ’，Ｃ’及び信号ｙ’，ｚ’の関係を示す。

【００１４】次に、このような２値・多値及び多値・２
値インターフェイス回路を２値論理ＬＳＩの入出力イン
ターフェイスに備えたボード内のＬＳＩ間の回路例を図
１に示す。これによりＬＳＩのピン数を削減することが
可能となる。

【００１５】図１において、Ｉ／Ｆ_2Aはアドレス信号の
２値・多値インターフェイス回路、Ｉ／Ｆ_MAはアドレス
信号の多値・２値インターフェイス回路、Ｉ／Ｆ_2Dはデ
ータ信号の２値・多値インターフェイス回路、Ｉ／Ｆ_MD
はデータ信号の多値・２値インターフェイス回路であ
る。ＣＰＵチップ内及びメモリチップ内は２値論理回路
である。ＣＰＵで扱われる２値のアドレスの信号はＩ／
Ｆ_2Aを介して多値に変換され出力される。出力された信
号はメモリ₁のＩ／Ｆ_MAを介して２値信号に変換されメ
モリ₁に格納される。

【００１６】また、ＣＰＵで扱われる２値のデータ信号
は２値・多値Ｉ／Ｆ_2Aを介して多値に変換されて出力さ
れる。出力された多値データはメモリ₁チップの多値・
２値変換Ｉ／Ｆ_MAを介して２値データに変換され、メモ
リ₁に格納される。このようにメモリ₁に２値データで格
納されたデータをＣＰＵで処理する場合、メモリ₁のＩ
／Ｆ_2Dを介して２値・多値変換が行われ、ＣＰＵのＩ／
Ｆ_MDを介して多値・２値変換されてＣＰＵで処理され
る。これによりＣＰＵとメモリ間の配線数を削減するこ
とが出来る。

【００１７】

【発明の効果】前述のとおり、この発明に係るインター
フェイス回路をＬＳＩの入出力インターフェイスに装着
すると、ＬＳＩの入出力用のピン数を削減でき、パッケ
イジサイズの限界に対処可能という効果を有する。

【図面の簡単な説明】

【図１】本発明を用いたＬＳＩ間の回路図の１例であ
る。

【図２】２値・多値変換回路のブロック図である。

【図３】信号レベルを説明する図表である。

【図４】多値・２値変換回路のブロック図である。

【図５】信号レベルを説明する図表である。

【図６】スイッチの特性を有する回路を説明する図であ
る。

【符号の説明】

Ｔ_A，Ｔ_B，Ｔ_C，Ｔ_D，ＴＡ₁，ＴＡ₂，ＴＢ₁，ＴＢ₂，Ｔ
Ｃ₁，ＴＣ₂，Ｔ_{(O )} トランジスタ Ｒ，Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ_(O) 抵抗 ０，１，２，３ ポイント Ｃ，Ｃ₁，Ｃ₂ キャパシタンス Ｖ_A，Ｖ_B，Ｖ_C，Ｖ₃ 電圧 ｐ ｐＭＯＳ ｎ ｎＭＯＳ Ｖ_CC 電源 Ａ，Ｂ，Ｃ，Ｄ，Ａ’，Ｂ’，Ｃ’，Ｄ’，ｘ’ 信
号 ｘ，ｙ 入力信号 Ｖ_IN，Ｖ₁，Ｖ₂ 入力電圧 ｙ’，ｚ’ 出力信号 Ｖ_OUT， 出力電圧 Ｉ／Ｆ_2A，Ｉ／Ｆ_2D ２値・多値インターフェイス回
路 Ｉ／Ｆ_MA，Ｉ／Ｆ_MD 多値・２値インターフェイス回
路 ＭＥＭＯＲＹ₁，ＭＥＭＯＲＹ₂，ＭＥＭＯＲＹ_n メモ
リ

フロントページの続き (72)発明者 寿 国梁 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 特開 昭61−26326（ＪＰ，Ａ) 特開 平３−116494（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 内部が２値信号処理系であるＬＳＩの入
   出力のためのインターフェイス回路であって：多値信号を入力するための多値信号入力手段と； 電源とグランドの間に直列に接続され、段階的な基準電
   圧を順次生成する複数の抵抗と； これら抵抗によって生成される段階的な基準電圧にそれ
   ぞれ接続された複数の第１キャパシタンスと； これら第１キャパシタンスに対応して設けられ、前記多
   値信号入力手段に並列に接続された複数の第２キャパシ
   タンスと； 対応する第１キャパシタンスと第２キャパシタンスの対
   が並列に接続され、これらキャパシタンスの対の出力電
   圧の信号レベルが所定の閾値に達したときに導通して電
   源電圧を出力する複数のスイッチと； これらスイッチの出力が接続され、これらスイッチの出
   力信号に応じて複数の２値信号を出力するエンコーダ
   と； を備えたインターフェイス回路。
2. 【請求項２】 ＬＳＩの外部に設けられていることを特
   徴とする請求項１記載のインターフェイス回路。