JPH04167818A - デジタル―アナログ変換器 - Google Patents
デジタル―アナログ変換器Info
- Publication number
- JPH04167818A JPH04167818A JP29461790A JP29461790A JPH04167818A JP H04167818 A JPH04167818 A JP H04167818A JP 29461790 A JP29461790 A JP 29461790A JP 29461790 A JP29461790 A JP 29461790A JP H04167818 A JPH04167818 A JP H04167818A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- decoder
- circuit
- shift register
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
デジタル−アナログ変換器に関し、
アナログ出力電圧の出力状態を決定する各種の回路パラ
メータにおいて複数の設定値の中から一つを選択可能と
しながら、入力ピン数の増大を防止して実装面積の縮小
を図ることを目的とし、デジタル２進信号をアナログ出
力電圧に変換するデジタル−アナログ変換部と、アナロ
グ出力電圧の出力状態を決定するための所定の回路パラ
メータについて複数の設定値の中から一つの設定値を選
択可能なパラメータ選択装置と、デジタル２進信号と回
路パラメータの選択信号とがシリアルデータとして入力
される多ビットシフトレジスタと、その多ビットシフト
レジスタの出力信号に基づいてデジタル−アナログ変換
部にデジタル２進信号を出力するとともに、パラメータ
選択装置にパラメータ選択信号を出力するデコーダとを
備えて構成する。
メータにおいて複数の設定値の中から一つを選択可能と
しながら、入力ピン数の増大を防止して実装面積の縮小
を図ることを目的とし、デジタル２進信号をアナログ出
力電圧に変換するデジタル−アナログ変換部と、アナロ
グ出力電圧の出力状態を決定するための所定の回路パラ
メータについて複数の設定値の中から一つの設定値を選
択可能なパラメータ選択装置と、デジタル２進信号と回
路パラメータの選択信号とがシリアルデータとして入力
される多ビットシフトレジスタと、その多ビットシフト
レジスタの出力信号に基づいてデジタル−アナログ変換
部にデジタル２進信号を出力するとともに、パラメータ
選択装置にパラメータ選択信号を出力するデコーダとを
備えて構成する。
［産業上の利用分野］
本発明はデジタル−アナログ変換器（以下、Ｄ／Ａ変換
器という）に関する。
器という）に関する。
近年の電子回路、システムを量産するに当たり、部品点
数の削減、部品の種類の削減を図りながら、性能の向上
、コストの削減、生産性の向上を図ることが要求されて
いる。
数の削減、部品の種類の削減を図りながら、性能の向上
、コストの削減、生産性の向上を図ることが要求されて
いる。
そのため、Ｄ／Ａ変換器についてもその汎用性が求めら
れ、１個のデバイスで様々な使い方ができるようにしな
がら小型化を図る必要がある。
れ、１個のデバイスで様々な使い方ができるようにしな
がら小型化を図る必要がある。
［従来の技術］
従来のＤ／Ａ変換器はアナログ出力電圧の出力状態を決
定する回路パラメータが可変でないため、画一的な使い
方しかできなかった。即ち、例えばＤ／Ａ変換器に印加
する高電位側及び低電位側基準電圧を設定すると、側基
準電圧の範囲でしかＤ／Ａ変換することができなかった
。そこで、複数個のＤ／Ａ変換器を様々な基準電圧で使
おうとすると、外部でその基準電圧を生成せねばならな
かった。又、様々な回路パラメータ、例えば電圧フォロ
ワ型オペアンプを備えたＤ／Ａ変換器においてそのオペ
アンプの使用の有無、Ｄ／Ａ変換時間、そのオペアンプ
の負荷駆動能力等を設定することができないため、所望
の出力電圧を得るために何種類ものＤ／Ａ変換器を用意
しなければならなかった。
定する回路パラメータが可変でないため、画一的な使い
方しかできなかった。即ち、例えばＤ／Ａ変換器に印加
する高電位側及び低電位側基準電圧を設定すると、側基
準電圧の範囲でしかＤ／Ａ変換することができなかった
。そこで、複数個のＤ／Ａ変換器を様々な基準電圧で使
おうとすると、外部でその基準電圧を生成せねばならな
かった。又、様々な回路パラメータ、例えば電圧フォロ
ワ型オペアンプを備えたＤ／Ａ変換器においてそのオペ
アンプの使用の有無、Ｄ／Ａ変換時間、そのオペアンプ
の負荷駆動能力等を設定することができないため、所望
の出力電圧を得るために何種類ものＤ／Ａ変換器を用意
しなければならなかった。
［発明が解決しようとする課題］
そこで、Ｄ／Ａ変換器内に各回路パラメータの選択回路
を設け、外部からの選択信号によりＤ／Ａ変換器の用途
に応じて最適な回路パラメータを選択するように構成す
ることが提案されている。
を設け、外部からの選択信号によりＤ／Ａ変換器の用途
に応じて最適な回路パラメータを選択するように構成す
ることが提案されている。
ところが、このような構成では各回路パラメータを選択
する選択信号を入力するための入力ピンがそれぞれ必要
となって入力ピン数が増大するため、Ｄ／Ａ変換器の実
装面積が増大するという問題点がある。
する選択信号を入力するための入力ピンがそれぞれ必要
となって入力ピン数が増大するため、Ｄ／Ａ変換器の実
装面積が増大するという問題点がある。
この発明の目的は、アナログ出力電圧の出力状態を決定
する各種の回路パラメータにおいて複数の設定値の中か
ら一つを選択可能としながら、入ツノピン数の増大を防
止して実装面積の縮小を図り得るＤ／Ａ変換器を提供す
ることにある。
する各種の回路パラメータにおいて複数の設定値の中か
ら一つを選択可能としながら、入ツノピン数の増大を防
止して実装面積の縮小を図り得るＤ／Ａ変換器を提供す
ることにある。
［課題を解決するための手段］
第１図は本発明の原理説明図である。すなわち、デジタ
ル２進信号をアナログ出力電圧に変換するデジタル−ア
ナログ変換部３と、アナログ出力電圧の出力状態を決定
するための所定の回路パラメータについて複数の設定値
の中から一つの設定値を選択可能なパラメータ選択装置
２１と、デジタル２進信号と回路パラメータの選択信号
とがシリアルデータとして入力される多ビットシフトレ
ジスタ１と、その多ビットシフトレジスタｌの出力信号
に基づいてデジタル−アナログ変換部３にデジタル２進
信号を出力するとともに、パラメータ選択装置２１にパ
ラメータ選択信号を出力するデコーダ２とでＤ／Ａ変換
器を構成している。
ル２進信号をアナログ出力電圧に変換するデジタル−ア
ナログ変換部３と、アナログ出力電圧の出力状態を決定
するための所定の回路パラメータについて複数の設定値
の中から一つの設定値を選択可能なパラメータ選択装置
２１と、デジタル２進信号と回路パラメータの選択信号
とがシリアルデータとして入力される多ビットシフトレ
ジスタ１と、その多ビットシフトレジスタｌの出力信号
に基づいてデジタル−アナログ変換部３にデジタル２進
信号を出力するとともに、パラメータ選択装置２１にパ
ラメータ選択信号を出力するデコーダ２とでＤ／Ａ変換
器を構成している。
［作用］
多ビットシフトレジスタ１に入力されるシリアルデータ
に基づいてデコーダ２からデジタル−アナログ変換部３
にデジタル２進信号が入力されるとともに、シリアルデ
ータに基づいてデジタル−アナログ変換部３の出力状態
を決定するパラメータ選択装置２１にはデコーダ２から
パラメータ選択信号が入力される。
に基づいてデコーダ２からデジタル−アナログ変換部３
にデジタル２進信号が入力されるとともに、シリアルデ
ータに基づいてデジタル−アナログ変換部３の出力状態
を決定するパラメータ選択装置２１にはデコーダ２から
パラメータ選択信号が入力される。
［実施例］
以下、本発明を具体化した一実施例を第２図〜第４図に
従って説明する。
従って説明する。
第２図に示すように、多ビットシフトレジスタ１にはデ
ータ信号ＤＡとクロック信号ＣＬＫとロード信号ＬＯと
が入力され、データ信号ＤＡは８ビツトのデジタル２進
信号とパラメータ選択信号とがシリアルデータどしてク
ロック信号ＣＬＫに基づいて順次入力されてシフトレジ
スタｌ内を順。
ータ信号ＤＡとクロック信号ＣＬＫとロード信号ＬＯと
が入力され、データ信号ＤＡは８ビツトのデジタル２進
信号とパラメータ選択信号とがシリアルデータどしてク
ロック信号ＣＬＫに基づいて順次入力されてシフトレジ
スタｌ内を順。
次シフトされる。そして、ロード信号ＬＯが入力される
と、その時点におけるシフトレジスタｌの各ビットの格
納データがデコーダ２に並列に出力される。
と、その時点におけるシフトレジスタｌの各ビットの格
納データがデコーダ２に並列に出力される。
デコーダ２はシフトレジスタｌの出力信号に基づいて８
ビツトのデジタル２進信号ＤＯ〜Ｄ７をＤ／Ａ変換器３
に出力するとともに、同り／Ａ変換部３内にパラメータ
選択装置として設けられた基準電圧選択回路４、負荷駆
動能力選択回路５及びバイアス電圧選択回路６にそれぞ
れ選択信号を出力する。
ビツトのデジタル２進信号ＤＯ〜Ｄ７をＤ／Ａ変換器３
に出力するとともに、同り／Ａ変換部３内にパラメータ
選択装置として設けられた基準電圧選択回路４、負荷駆
動能力選択回路５及びバイアス電圧選択回路６にそれぞ
れ選択信号を出力する。
そのＤ／Ａ変換器３の具体的構成を第３図に従って説明
すると、端子７，８には高電位側及び低電位側基準電圧
Ｖ ｒｅｆｔ、 Ｖ ｒｅｆ−が印加されている。
すると、端子７，８には高電位側及び低電位側基準電圧
Ｖ ｒｅｆｔ、 Ｖ ｒｅｆ−が印加されている。
その端子７，８間には基準電圧Ｖ ｒｅｆｔ、 Ｖ ｒ
ｅｆ−を等分するように直列に接続された複数の抵抗Ｒ
と、各抵抗Ｒ１間と第一のオペアンプ９との間に接続さ
れたアナログスイッチ１ｏａ−１０ｄと、各抵抗Ｒ１間
と第二のオペアンプ１１との間に接続されたアナログス
イッチ１２ａ−１２ｄとにより構成される基準電圧選択
回路６が接続されている。
ｅｆ−を等分するように直列に接続された複数の抵抗Ｒ
と、各抵抗Ｒ１間と第一のオペアンプ９との間に接続さ
れたアナログスイッチ１ｏａ−１０ｄと、各抵抗Ｒ１間
と第二のオペアンプ１１との間に接続されたアナログス
イッチ１２ａ−１２ｄとにより構成される基準電圧選択
回路６が接続されている。
そして、前記デコーダ２の出力信号によりアナログスイ
ッチ１０ａ−１０ｄのいずれか一つが閉路されるととも
に、アナログスイッチ１２ａ−１２ｄのいずれか一つが
閉路されて、第−及び第二のオペアンプ９，１１の入力
電圧が選択されるようになっている。
ッチ１０ａ−１０ｄのいずれか一つが閉路されるととも
に、アナログスイッチ１２ａ−１２ｄのいずれか一つが
閉路されて、第−及び第二のオペアンプ９，１１の入力
電圧が選択されるようになっている。
第−及び第二のオペアンプ９．１１の出力信号はＲ−２
Ｒ梯子型抵抗回路１３とＣＭＯ８構成の８個のスイッチ
回路１４とで構成される公知のＤ／Ａ変換器３に出力さ
れている。すなわち、第一のオペアンプ９はＲ−２Ｒ梯
子型抵抗回路Ｉ３と各スイッチ回路１４のＰチャネルＭ
ＯＳトランジスタのソースに高電位側電源を供給し、第
二のオペアンプ１１はスイッチ回路１４のＮチャネルＭ
ＯＳトランジスタのソースに低電位側電源を供給してい
る。そして、デコーダ２から出力されるデジタル２進信
号ＤＯ〜Ｄ７が各スイッチ回路１４のゲートに入力され
、そのデジタル２進信号ＤＯ〜Ｄ７に基づくアナログ出
力電圧が負荷駆動能力選択回路５を構成するアナログス
イッチ１５及び第三のオペアンプ１６に出力される。
Ｒ梯子型抵抗回路１３とＣＭＯ８構成の８個のスイッチ
回路１４とで構成される公知のＤ／Ａ変換器３に出力さ
れている。すなわち、第一のオペアンプ９はＲ−２Ｒ梯
子型抵抗回路Ｉ３と各スイッチ回路１４のＰチャネルＭ
ＯＳトランジスタのソースに高電位側電源を供給し、第
二のオペアンプ１１はスイッチ回路１４のＮチャネルＭ
ＯＳトランジスタのソースに低電位側電源を供給してい
る。そして、デコーダ２から出力されるデジタル２進信
号ＤＯ〜Ｄ７が各スイッチ回路１４のゲートに入力され
、そのデジタル２進信号ＤＯ〜Ｄ７に基づくアナログ出
力電圧が負荷駆動能力選択回路５を構成するアナログス
イッチ１５及び第三のオペアンプ１６に出力される。
第三のオペアンプ１６はＤ／Ａ変換器３の出力信号を増
幅してその出力信号をアナログスイッチ１５に出力し、
アナログスイッチ１５は前記デコーダ２の出力信号に基
づいてＤ／Ａ変換器３の出力信号と第三のオペアンプ１
６の出力信号とのいずれかを選択して出力端子１７に出
力する。
幅してその出力信号をアナログスイッチ１５に出力し、
アナログスイッチ１５は前記デコーダ２の出力信号に基
づいてＤ／Ａ変換器３の出力信号と第三のオペアンプ１
６の出力信号とのいずれかを選択して出力端子１７に出
力する。
前記第三のオペアンプ１Ｇの構成を第４図に従って説明
すると、この第三のオペアンプ１６は公知の差動回路１
８と出力バッファ回路１９とから構成され、その差動回
路１８及び出力バッファ回路１９にはそれぞれバイアス
電圧選択回路６ａ。
すると、この第三のオペアンプ１６は公知の差動回路１
８と出力バッファ回路１９とから構成され、その差動回
路１８及び出力バッファ回路１９にはそれぞれバイアス
電圧選択回路６ａ。
６ｂで設定されるバイアス電圧が出力される。
すなわち、バイアス電圧選択回路６ａ、６ｂは電源ＶＤ
ＤとＮチャネルＭＯＳトランジスタのトレインとの間に
並列に接続された抵抗値の異なる抵抗Ｒ２，Ｒ３，Ｒ４
と、アナログスイッチ２０ａ〜２０ｃとからなり、前記
デコーダ２からの出力信号に基づいてアナログスイッチ
２０ａ〜２０ｃのいずれかが選択されることにより差動
回路１８及び出力バッファ回路１９に出力されるバイア
ス電圧が選択される。従って、バイアス電圧選択回路６
ａにより差動回路１８のバイアス電圧を選択することに
より同差動回路１８のセトリングタイムを３段階に変更
可能であり、バイアス電圧選択回路６ｂにより出力バッ
ファ回路１９のバイアス電圧を選択することにより同出
力バッファ回路の消費電力を３段階に変更可能である。
ＤとＮチャネルＭＯＳトランジスタのトレインとの間に
並列に接続された抵抗値の異なる抵抗Ｒ２，Ｒ３，Ｒ４
と、アナログスイッチ２０ａ〜２０ｃとからなり、前記
デコーダ２からの出力信号に基づいてアナログスイッチ
２０ａ〜２０ｃのいずれかが選択されることにより差動
回路１８及び出力バッファ回路１９に出力されるバイア
ス電圧が選択される。従って、バイアス電圧選択回路６
ａにより差動回路１８のバイアス電圧を選択することに
より同差動回路１８のセトリングタイムを３段階に変更
可能であり、バイアス電圧選択回路６ｂにより出力バッ
ファ回路１９のバイアス電圧を選択することにより同出
力バッファ回路の消費電力を３段階に変更可能である。
以上のようにこのＤ／Ａ変換器では多ビットシフトレジ
スタ１の出力信号に基づいて基準電圧選択回路４、負荷
駆動能力選択回路５及びバイアス電圧選択回路６ａ、６
ｂの出力信号を適宜に変更可能である。
スタ１の出力信号に基づいて基準電圧選択回路４、負荷
駆動能力選択回路５及びバイアス電圧選択回路６ａ、６
ｂの出力信号を適宜に変更可能である。
すなわち、基準電圧選択回路４のアナログスイッチ１０
ａ−１０ｄ、 ｌ ２ａ−１２ｄを選択することによ
り基準電圧Ｖ ｒｅｆｔ、 Ｖ ｒｅｆ−を最大限とし
てＤ／Ａ変換器３に供給する基準電圧を適宜変更可能で
あり、負荷駆動能力選択回路５によりＤ／Ａ変換器３の
出力信号を出力端子１７から直接出力するか、あるいは
第三のオペアンプ１６で増幅して負荷駆動能力を向上さ
せた状態で出力するか否かを選択可能であり、またバイ
アス電圧選択回路６ａ、６ｂで第三のオペアンプ１６の
セトリングタイム及び消費型ツノを適宜に変更可能であ
る。
ａ−１０ｄ、 ｌ ２ａ−１２ｄを選択することによ
り基準電圧Ｖ ｒｅｆｔ、 Ｖ ｒｅｆ−を最大限とし
てＤ／Ａ変換器３に供給する基準電圧を適宜変更可能で
あり、負荷駆動能力選択回路５によりＤ／Ａ変換器３の
出力信号を出力端子１７から直接出力するか、あるいは
第三のオペアンプ１６で増幅して負荷駆動能力を向上さ
せた状態で出力するか否かを選択可能であり、またバイ
アス電圧選択回路６ａ、６ｂで第三のオペアンプ１６の
セトリングタイム及び消費型ツノを適宜に変更可能であ
る。
そして、各選択回路４． ５． ６を動作させるための
制御信号はシリアルデータとしてデジタル２進信号ＤＯ
〜Ｄ７とともに多ビットシフトレジスタ１に入力される
のでこのＤ／Ａ変換器の入力端子はデータ信号ＤＡ、ク
ロック信号ＣＬＫ及びロード信号ＬＯを入力するための
３端子を必要とするだけである。従って、Ｄ／Ａ変換器
に上記のような回路パラメータ選択回路を設けても入力
ピン数を増大させることはなく、例えばＤ／Ａ変換部を
多チャンネル化した場合のチャンネル選択等上記回路パ
ラメータ以外の回路パラメータの選択手段を設けても同
様にシリアルデータで多ビットシフトレジスタ１にデー
タ信号を入力することにより入力ピン数を増やす必要は
ない。
制御信号はシリアルデータとしてデジタル２進信号ＤＯ
〜Ｄ７とともに多ビットシフトレジスタ１に入力される
のでこのＤ／Ａ変換器の入力端子はデータ信号ＤＡ、ク
ロック信号ＣＬＫ及びロード信号ＬＯを入力するための
３端子を必要とするだけである。従って、Ｄ／Ａ変換器
に上記のような回路パラメータ選択回路を設けても入力
ピン数を増大させることはなく、例えばＤ／Ａ変換部を
多チャンネル化した場合のチャンネル選択等上記回路パ
ラメータ以外の回路パラメータの選択手段を設けても同
様にシリアルデータで多ビットシフトレジスタ１にデー
タ信号を入力することにより入力ピン数を増やす必要は
ない。
［発明の効果］
以上詳述したようにこの発明は、アナログ出力電圧の出
力状態を決定する各種の回路パラメータにおいて複数の
設定値の中がら−っを選択可能としながら、入力ピン数
の増大を防止して実装面積の縮小を図り得るＤ／Ａ変換
器を提供することができる優れた効果を発揮する。
力状態を決定する各種の回路パラメータにおいて複数の
設定値の中がら−っを選択可能としながら、入力ピン数
の増大を防止して実装面積の縮小を図り得るＤ／Ａ変換
器を提供することができる優れた効果を発揮する。
第１図は本発明の原理説明図、
第２図は本発明を具体化した一実施例を示すブロック図
、 第３図は一実施例を示す回路図、 第４図は一実施例の出力回路を示す回路図である。 図中、 ■は多ビットシフトレジスタ、 ２はデコーダ、 ３はＤ／Ａ変換部、 ２１はパラメータ選択装置である。
、 第３図は一実施例を示す回路図、 第４図は一実施例の出力回路を示す回路図である。 図中、 ■は多ビットシフトレジスタ、 ２はデコーダ、 ３はＤ／Ａ変換部、 ２１はパラメータ選択装置である。
Claims (1)
- 【特許請求の範囲】 １、デジタル２進信号をアナログ出力電圧に変換するデ
ジタル−アナログ変換部（３）と、アナログ出力電圧の
出力状態を決定するための所定の回路パラメータについ
て複数の設定値の中から一つの設定値を選択可能なパラ
メータ選択装置（２１）と、 デジタル２進信号と回路パラメータの選択信号とがシリ
アルデータとして入力される多ビットシフトレジスタ（
１）と、 その多ビットシフトレジスタ（１）の出力信号に基づい
てデジタル−アナログ変換部（３）にデジタル２進信号
を出力するとともに、パラメータ選択装置（２１）にパ
ラメータ選択信号を出力するデコーダ（２）と、 を備えたことを特徴とするデジタル−アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29461790A JPH04167818A (ja) | 1990-10-31 | 1990-10-31 | デジタル―アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29461790A JPH04167818A (ja) | 1990-10-31 | 1990-10-31 | デジタル―アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04167818A true JPH04167818A (ja) | 1992-06-15 |
Family
ID=17810079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29461790A Pending JPH04167818A (ja) | 1990-10-31 | 1990-10-31 | デジタル―アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04167818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637640A (ja) * | 1992-07-15 | 1994-02-10 | Mitsubishi Electric Corp | ディジタル−アナログ変換回路 |
| WO1997013326A1 (en) * | 1995-10-06 | 1997-04-10 | Analog Devices, Inc. | A serial data interface apparatus and method for detecting an input word length and selecting an operating mode accordingly |
-
1990
- 1990-10-31 JP JP29461790A patent/JPH04167818A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637640A (ja) * | 1992-07-15 | 1994-02-10 | Mitsubishi Electric Corp | ディジタル−アナログ変換回路 |
| WO1997013326A1 (en) * | 1995-10-06 | 1997-04-10 | Analog Devices, Inc. | A serial data interface apparatus and method for detecting an input word length and selecting an operating mode accordingly |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4638303A (en) | Digital-analog converter | |
| US5585795A (en) | D/A converter including output buffer having a controllable offset voltage | |
| US4935741A (en) | Digital-to-analog converter with cyclic control of current sources | |
| US7026971B2 (en) | Monotonic precise current DAC | |
| JPH06303060A (ja) | ゲインコントロールアンプ回路 | |
| US5894281A (en) | Digital-to-analog converter utilizing MOS transistor switching circuit with accompanying dummy gates to set same effective gate capacitance | |
| US5212482A (en) | Digital-to-analog converter having an externally selectable output voltage range | |
| JPH0377430A (ja) | Ｄ／ａコンバータ | |
| JPH07202704A (ja) | ディジタル／アナログ変換器 | |
| US7839315B2 (en) | Converter and method for converting an analog signal and comparator for use in such conversion | |
| KR930006747B1 (ko) | D/a변환기 | |
| KR100514320B1 (ko) | 디지털/아날로그 변환기 | |
| EP0743758A1 (en) | Quadratic digital/analog converter | |
| US5905452A (en) | Current source cell apparatus for digital/analog converter | |
| US4803461A (en) | R-2R type D/A converter circuit | |
| JPH04167818A (ja) | デジタル―アナログ変換器 | |
| US5894426A (en) | Maximum/minimum value determination apparatus | |
| US5489905A (en) | Merged decoding circuit for analog-to-digital flash conversion | |
| JPH07106967A (ja) | アナログ・デジタル変換器 | |
| KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
| JPH057159A (ja) | デイジタル−アナログ変換器 | |
| JPH06268522A (ja) | 容量列形ｄａ変換回路 | |
| US4968990A (en) | Analog-to-digital converter with all parallel BiCMOS | |
| JPH10215179A (ja) | Ｄ／ａコンバータ | |
| JPS59132230A (ja) | Ａ／ｄ変換回路 |