JPH0795556B2 - テープキャリアの製造方法 - Google Patents
テープキャリアの製造方法Info
- Publication number
- JPH0795556B2 JPH0795556B2 JP10549086A JP10549086A JPH0795556B2 JP H0795556 B2 JPH0795556 B2 JP H0795556B2 JP 10549086 A JP10549086 A JP 10549086A JP 10549086 A JP10549086 A JP 10549086A JP H0795556 B2 JPH0795556 B2 JP H0795556B2
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- JP
- Japan
- Prior art keywords
- resist
- photoresist
- conductor layer
- etching
- tape carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Wire Bonding (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体素子などの電子部品素子の電極と、外
部基板との電気的接続を得るために使用する基板への電
気的接続用突起の製造方法に関する。
部基板との電気的接続を得るために使用する基板への電
気的接続用突起の製造方法に関する。
［従来の技術］ 従来、たとえばテープキャリア基板のインナーリードの
表面に、電気的接続用突起を製造する方法としては特開
昭57-204157のように第２図に示す如く、 ａ） 導体層２の表面にフォトレジスト3Cを塗布、露
光、現像からなるパターニングする工程と、 ｂ） 導体層２の裏面に保護レジスト6Cを塗布する工程
と、 ｃ） 導体層２をエッチングしてインナーリード８を含
む回路パターンを形成する工程と、 ｄ） 再度フォトレジスト3Cを露光、現像してパターニ
ングする工程と、 ｅ） インナーリード８をハーフエッチして突起７を形
成する工程と、 ｆ） フォトレジスト3Cおよび保護レジスト6Cを剥離す
る工程により、インナーリード８の表面に突起７を製造
していた。
表面に、電気的接続用突起を製造する方法としては特開
昭57-204157のように第２図に示す如く、 ａ） 導体層２の表面にフォトレジスト3Cを塗布、露
光、現像からなるパターニングする工程と、 ｂ） 導体層２の裏面に保護レジスト6Cを塗布する工程
と、 ｃ） 導体層２をエッチングしてインナーリード８を含
む回路パターンを形成する工程と、 ｄ） 再度フォトレジスト3Cを露光、現像してパターニ
ングする工程と、 ｅ） インナーリード８をハーフエッチして突起７を形
成する工程と、 ｆ） フォトレジスト3Cおよび保護レジスト6Cを剥離す
る工程により、インナーリード８の表面に突起７を製造
していた。
［発明が解決しようとする問題点］ しかし、前述の従来技術では、インナーリード８を含む
回路パターンを形成する際に、エッチングマスクとして
用いるフォトレジストパターンを、再度露光、現像して
突起７を形成するハーフエッチングのマスクとして用い
ることになる。しかしながらフォトレジストパターンは
最初のエッチングの際、導体層２のサイドエッチにより
突出した状態になるため欠け落ちることが多い。また、
二度現像工程を通すためフォトレジスト表面からも浸食
されピンホールを生じやすい、さらにハーフエッチング
の際はインナーリード８およびこれを含む回路パターン
の側面が露出している、等の点からハーフエッチングに
より、回路パターンが浸食されやすく、特にインナーリ
ード８の断線、形状不良が多いため、安定した製造が困
難であった。
回路パターンを形成する際に、エッチングマスクとして
用いるフォトレジストパターンを、再度露光、現像して
突起７を形成するハーフエッチングのマスクとして用い
ることになる。しかしながらフォトレジストパターンは
最初のエッチングの際、導体層２のサイドエッチにより
突出した状態になるため欠け落ちることが多い。また、
二度現像工程を通すためフォトレジスト表面からも浸食
されピンホールを生じやすい、さらにハーフエッチング
の際はインナーリード８およびこれを含む回路パターン
の側面が露出している、等の点からハーフエッチングに
より、回路パターンが浸食されやすく、特にインナーリ
ード８の断線、形状不良が多いため、安定した製造が困
難であった。
そこで本発明はこのような問題点を解決するもので、そ
の目的はインナーリードおよび回路パターンの断線、形
状不良のない、安定した基板導体層への突起製造方法を
提供するものである。
の目的はインナーリードおよび回路パターンの断線、形
状不良のない、安定した基板導体層への突起製造方法を
提供するものである。
［問題を解決するための手段］ 本発明は、電子部品素子の載置用の開口部を有する樹脂
材で構成された絶縁層と、前記絶縁層及び前記開口部の
所定の位置に設けられ、かつ前記電子部品素子の電極と
電気的に接続される金属からなる導体層とを有するキャ
リアテープの製造方法において、前記導体層の表面に第
１のフォトレジストを選択的に形成し、かつ前記導体層
の裏面に第１保護レジストを被覆するレジスト被覆工
程、前記第１のフォトレジストをマスクとして前記導体
層の表面から一定膜厚をエッチングすることにより、前
記電子部品素子と電気的に接続する突起部分を形成する
突起形成工程、前記第１のフォトレジスト及び前記第１
保護レジストを除去するレジスト除去工程、前記導体層
の表面には選択的に第２のフォトレジストを形成し、か
つ前記導体層の裏面に第２保護レジストを被覆するレジ
スト被覆工程、前記第２のフォトレジストをマスクとし
て前記導体層をエッチングし前記開口部上にある前記導
体層の所定部分を除去するパターニング工程、前記第２
のフォトレジスト及び前記第２保護レジストを除去する
レジスト除去工程を有することを特徴とする。
材で構成された絶縁層と、前記絶縁層及び前記開口部の
所定の位置に設けられ、かつ前記電子部品素子の電極と
電気的に接続される金属からなる導体層とを有するキャ
リアテープの製造方法において、前記導体層の表面に第
１のフォトレジストを選択的に形成し、かつ前記導体層
の裏面に第１保護レジストを被覆するレジスト被覆工
程、前記第１のフォトレジストをマスクとして前記導体
層の表面から一定膜厚をエッチングすることにより、前
記電子部品素子と電気的に接続する突起部分を形成する
突起形成工程、前記第１のフォトレジスト及び前記第１
保護レジストを除去するレジスト除去工程、前記導体層
の表面には選択的に第２のフォトレジストを形成し、か
つ前記導体層の裏面に第２保護レジストを被覆するレジ
スト被覆工程、前記第２のフォトレジストをマスクとし
て前記導体層をエッチングし前記開口部上にある前記導
体層の所定部分を除去するパターニング工程、前記第２
のフォトレジスト及び前記第２保護レジストを除去する
レジスト除去工程を有することを特徴とする。
また、本発明のテープキャリアの製造方法は、前記第２
のフォトレジストが、ドライフィルムレジストであるこ
とを特徴とする。
のフォトレジストが、ドライフィルムレジストであるこ
とを特徴とする。
［実施例］ 第１図は本発明の一実施例であるテープキャリア基板の
インナーリード上に突起を製造する工程順を示す図であ
る。まず（ａ）図のように絶縁層１に張り付けられた導
体層２の表面に、フォトレジスト3Aを塗布し、次いで露
光、現像により突起を製造するためのフォトレジストパ
ターンを形成する。ここで絶縁層１は厚さ25μｍ〜125
μｍのポリイミドやガラエポ等のフレキシブルテープで
あり、そこには半導体素子の入るデバイスホール４や搬
送、位置決めに用いるスプロケットホール５およびその
他必要な穴抜きがされている。導体層２は通常厚さ35μ
ｍ〜70μｍの銅箔を用いる。
インナーリード上に突起を製造する工程順を示す図であ
る。まず（ａ）図のように絶縁層１に張り付けられた導
体層２の表面に、フォトレジスト3Aを塗布し、次いで露
光、現像により突起を製造するためのフォトレジストパ
ターンを形成する。ここで絶縁層１は厚さ25μｍ〜125
μｍのポリイミドやガラエポ等のフレキシブルテープで
あり、そこには半導体素子の入るデバイスホール４や搬
送、位置決めに用いるスプロケットホール５およびその
他必要な穴抜きがされている。導体層２は通常厚さ35μ
ｍ〜70μｍの銅箔を用いる。
次に（ｂ）図のように導体層２の裏面をエッチング液か
ら保護するため、表面に用いたフォトレジストと同じ剥
離液で剥離可能なエッチレジスト等の保護レジスト6Aを
塗布する。
ら保護するため、表面に用いたフォトレジストと同じ剥
離液で剥離可能なエッチレジスト等の保護レジスト6Aを
塗布する。
次に（ｃ）図のように導体層２の表面をハーフエッチン
グして突起７を形成する。突起７の高さは用いる銅箔の
厚さによっても異なるが、35μｍ銅箔を用いた場合は通
常５μｍ〜20μｍとする。またエッチングは塩化第２鉄
などのェッチング液を用い、半導体素子接合後ハーフエ
ッチング角部への応力集中による断線を防止するため、
第４図のようにハーフエッチング角部12に丸みを持たせ
るようサイドエッチの大きいディッピングで行う。
グして突起７を形成する。突起７の高さは用いる銅箔の
厚さによっても異なるが、35μｍ銅箔を用いた場合は通
常５μｍ〜20μｍとする。またエッチングは塩化第２鉄
などのェッチング液を用い、半導体素子接合後ハーフエ
ッチング角部への応力集中による断線を防止するため、
第４図のようにハーフエッチング角部12に丸みを持たせ
るようサイドエッチの大きいディッピングで行う。
次に（ｄ）図のようにフォトレジスト3Aおよび保護レジ
スト6Aを専用剥離液により剥離する。
スト6Aを専用剥離液により剥離する。
次に（ｅ）図のようにハーフエッチングされた導体層２
の表面に再度フォトレジスト3Bを塗布し、インナーリー
ドを含む回路のレジストパターンを露光、現像して形成
する。ここでフォトレジスト3Bは液状のものを塗布する
ことも可能であるが、ハーフエッチング部の縁が露出し
やすいため、通常厚さ25μｍないし50μｍのドライフィ
ルムレジストを真空ラミネータにより貼り付けている。
の表面に再度フォトレジスト3Bを塗布し、インナーリー
ドを含む回路のレジストパターンを露光、現像して形成
する。ここでフォトレジスト3Bは液状のものを塗布する
ことも可能であるが、ハーフエッチング部の縁が露出し
やすいため、通常厚さ25μｍないし50μｍのドライフィ
ルムレジストを真空ラミネータにより貼り付けている。
次に（ｆ）図のように（ｂ）図と同様、導体層２の裏面
に保護レジストを塗布する。
に保護レジストを塗布する。
次に（ｇ図）のように導体層２の表面をエッチングして
インナーリード８を含む回路パターンを形成する。ここ
でエッチングはパターンがシャープになるよう塩化第２
鉄溶液等のスプレーで行う。
インナーリード８を含む回路パターンを形成する。ここ
でエッチングはパターンがシャープになるよう塩化第２
鉄溶液等のスプレーで行う。
次に（ｈ）図のようにフォトレジスト3Bおよび保護レジ
スト6Bを専用剥離液により剥離して、インナーリード８
上に突起７のついたテープキャリア基板が完成する。こ
の後は図示しないメッキの工程により、ニッケルを０μ
ｍ〜２μｍ、その上に金を0.5μｍ〜３μｍつけ、突起
７と半導体素子の電極とを位置合せして熱圧着により接
合する。第３図は本発明の突起つきのテープキャリア基
板９と半導体素子10を接合し樹脂封止材11により封止し
た断面を示す図である。
スト6Bを専用剥離液により剥離して、インナーリード８
上に突起７のついたテープキャリア基板が完成する。こ
の後は図示しないメッキの工程により、ニッケルを０μ
ｍ〜２μｍ、その上に金を0.5μｍ〜３μｍつけ、突起
７と半導体素子の電極とを位置合せして熱圧着により接
合する。第３図は本発明の突起つきのテープキャリア基
板９と半導体素子10を接合し樹脂封止材11により封止し
た断面を示す図である。
なお、前述の実施例ではインナーリードの一部をハーフ
エッチングするだけであったが、第５図のように突起７
以外の導体層２を全てハーフエッチングすることも可能
であり、特にハーフエッチング後のインナーリードに強
度を持たせ、かつパターン密度を高くしたい場合に有効
である。例えば厚さ70μｍの銅箔を用いて35μｍハーフ
エッチすることにより、厚さ35μｍの銅箔を用いた通常
のテープキャリア基板と同様のインナーリード強度およ
びパターン密度を持ち、かつ突起を有するテープキャリ
ア基板を得ることができる。
エッチングするだけであったが、第５図のように突起７
以外の導体層２を全てハーフエッチングすることも可能
であり、特にハーフエッチング後のインナーリードに強
度を持たせ、かつパターン密度を高くしたい場合に有効
である。例えば厚さ70μｍの銅箔を用いて35μｍハーフ
エッチすることにより、厚さ35μｍの銅箔を用いた通常
のテープキャリア基板と同様のインナーリード強度およ
びパターン密度を持ち、かつ突起を有するテープキャリ
ア基板を得ることができる。
以上の説明はテープキャリア基板を例にしたが、これに
限らずインナーリードを有する他のプリント回路基板に
応用することも可能である。
限らずインナーリードを有する他のプリント回路基板に
応用することも可能である。
［発明の効果］ 以上述べたように本発明によれば、最初に突起を形成し
た後再度フォトレジストを塗布し直してパターニングす
るため、工程は増るが、エッチング前にレジストパター
ンが破損することなく、また初期的に導体層の側面が露
出することもないため通常のフォトエッチ工程と変らず
安定したパターン形成が可能となる。特に二度目のフォ
トレジスト塗布にドライフィルムレジストを使用するこ
とでハーフエッチング部の縁の露出が防げ、より確実な
レジストパターン形成が可能となる。
た後再度フォトレジストを塗布し直してパターニングす
るため、工程は増るが、エッチング前にレジストパター
ンが破損することなく、また初期的に導体層の側面が露
出することもないため通常のフォトエッチ工程と変らず
安定したパターン形成が可能となる。特に二度目のフォ
トレジスト塗布にドライフィルムレジストを使用するこ
とでハーフエッチング部の縁の露出が防げ、より確実な
レジストパターン形成が可能となる。
さらに、最初に突起以外の導体層を全てハーフエッチン
グすることにより、最初に集めの導体層を用いればイン
ナーリード強度が高く、且つよりパターン密度の高いプ
リント回路基板を得ることが可能である。
グすることにより、最初に集めの導体層を用いればイン
ナーリード強度が高く、且つよりパターン密度の高いプ
リント回路基板を得ることが可能である。
第１図（ａ）〜（ｈ）は本発明の実施例であるテープキ
ャリア基板への電気的接続突起の製造方法を示す工程
図。 第２図（ａ）〜（ｆ）は従来のテープキャリア基板への
電気的接続突起の製造方法を示す工程図。 第３図は本発明の突起付きのテープキャリアを用いた半
導体素子の実装構造を示す断面図。 第４図、第５図は本発明の実施例におけるインナーリー
ド形状を示す断面図である。 １……絶縁層、２……導体層 3A・3B・3C……フォトレジスト ４……デバイスホール ５……スプロケットホール 6A・6B・6C……保護レジスト ７……突起、８……インナーリード ９……テープキャリア基板 10……半導体素子、11……樹脂封止材 12……ハーフエッチング角部
ャリア基板への電気的接続突起の製造方法を示す工程
図。 第２図（ａ）〜（ｆ）は従来のテープキャリア基板への
電気的接続突起の製造方法を示す工程図。 第３図は本発明の突起付きのテープキャリアを用いた半
導体素子の実装構造を示す断面図。 第４図、第５図は本発明の実施例におけるインナーリー
ド形状を示す断面図である。 １……絶縁層、２……導体層 3A・3B・3C……フォトレジスト ４……デバイスホール ５……スプロケットホール 6A・6B・6C……保護レジスト ７……突起、８……インナーリード ９……テープキャリア基板 10……半導体素子、11……樹脂封止材 12……ハーフエッチング角部
Claims (2)
- 【請求項１】電子部品素子の載置用の開口部を有する樹
脂材で構成された絶縁層と、前記絶縁層及び前記開口部
の所定の位置に設けられ、かつ前記電子部品素子の電極
と電気的に接続される金属からなる導体層とを有するキ
ャリアテープの製造方法において、前記導体層の表面に
第１のフォトレジストを選択的に形成し、かつ前記導体
層の裏面に第１保護レジストを被覆するレジスト被覆工
程、前記第１のフォトレジストをマスクとして前記導体
層の表面から一定膜厚をエッチングすることにより、前
記電子部品素子と電気的に接続する突起部分を形成する
突起形成工程、前記第１のフォトレジスト及び前記第１
保護レジストを除去するレジスト除去工程、前記導体層
の表面に第２のフォトレジストを選択的に形成し、かつ
前記導体層の裏面に第２保護レジストを被覆するレジス
ト被覆工程、前記第２のフォトレジストをマスクとして
前記導体層をエッチングし前記開口部上にある前記導体
層の所定部分を除去するパターニング工程、前記第２の
フォトレジスト及び前記第２保護レジストを除去するレ
ジスト除去工程を有することを特徴とするテープキャリ
アの製造方法。 - 【請求項２】前記第２のフォトレジストは、ドライフィ
ルムレジストであることを特徴とする特許請求の範囲第
１項記載のテープキャリアの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10549086A JPH0795556B2 (ja) | 1986-05-08 | 1986-05-08 | テープキャリアの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10549086A JPH0795556B2 (ja) | 1986-05-08 | 1986-05-08 | テープキャリアの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261137A JPS62261137A (ja) | 1987-11-13 |
| JPH0795556B2 true JPH0795556B2 (ja) | 1995-10-11 |
Family
ID=14409036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10549086A Expired - Lifetime JPH0795556B2 (ja) | 1986-05-08 | 1986-05-08 | テープキャリアの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795556B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008177467A (ja) * | 2007-01-22 | 2008-07-31 | Hitachi Cable Ltd | 半導体装置用ｔａｂテープキャリアおよびその製造方法 |
| JP2009238925A (ja) * | 2008-03-26 | 2009-10-15 | Hitachi Cable Ltd | 半導体装置用ｔａｂテープキャリアおよびその製造方法 |
-
1986
- 1986-05-08 JP JP10549086A patent/JPH0795556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62261137A (ja) | 1987-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |