JPH079466Y2 - Ｌａｎ用インターフェース - Google Patents
Ｌａｎ用インターフェースInfo
- Publication number
- JPH079466Y2 JPH079466Y2 JP2338289U JP2338289U JPH079466Y2 JP H079466 Y2 JPH079466 Y2 JP H079466Y2 JP 2338289 U JP2338289 U JP 2338289U JP 2338289 U JP2338289 U JP 2338289U JP H079466 Y2 JPH079466 Y2 JP H079466Y2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- data
- output
- enable signal
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Small-Scale Networks (AREA)
Description
【考案の詳細な説明】 A.産業上の利用分野 本考案は、ローカルエリアネットワーク（LAN）用イン
ターフェースに係り、特に伝送路インターフェース部の
送信回路に関する。
ターフェースに係り、特に伝送路インターフェース部の
送信回路に関する。
B.考案の概要 本考案は、LAN用インターフェースにおいて、伝送デー
タから伝送路イネーブル信号を生成することにより、 伝送路イネーブル信号を持たないLAN用コントローラ
と、伝送路イネーブル信号を必要とする伝送路インター
フェースとの組合せができるようにしたものである。
タから伝送路イネーブル信号を生成することにより、 伝送路イネーブル信号を持たないLAN用コントローラ
と、伝送路イネーブル信号を必要とする伝送路インター
フェースとの組合せができるようにしたものである。
C.従来の技術 LANシステムは、複数のコントローラ間の情報通信のた
めに、例えば第３図に示すように、伝送路１に対して各
コンピュータ21〜2nが並列接続されるバス接続方式にさ
れる。各コンピュータ21〜2nに送信すべきデータがある
ときには夫々付属のインターフェース31〜3nが所定の手
続きを行って送信先コンピュータのインターフェースに
データ送信を行い、受信側インターフェースからコンピ
ュータへのデータ転送を行う。
めに、例えば第３図に示すように、伝送路１に対して各
コンピュータ21〜2nが並列接続されるバス接続方式にさ
れる。各コンピュータ21〜2nに送信すべきデータがある
ときには夫々付属のインターフェース31〜3nが所定の手
続きを行って送信先コンピュータのインターフェースに
データ送信を行い、受信側インターフェースからコンピ
ュータへのデータ転送を行う。
インターフェース31〜3nは、ポーリング方式やトークバ
ス方式のアクセス制御方式に従ってデータ送受信ができ
るよう予めプロトコルファミリーを備えると共に送受信
機能を備える。第４図は従来のインターフェース回路図
を示し、SMC（STANDARD MICROSYSTEMS CORPORATION）社
製LAN用LSI、COM9026によるLAN用コントローラ５と、CO
M9032を持つ伝送路インターフェース部６によって構成
される。コントローラ５は、データパケットの送信と受
信をトークンパッシングによるデータ衝突を避けた送信
権確立と送信先からのアクノリッジ確認によって行い、
伝送はアラートバーストと呼ばれるロジック“1"の６ケ
のマークにより開始し、データは先頭に２ケのマークと
１ケのスペースを持った８ビットのデータとして送出
し、またデータ伝送終了にはデータ“0"を最大８ビット
続けた送信を行う。
ス方式のアクセス制御方式に従ってデータ送受信ができ
るよう予めプロトコルファミリーを備えると共に送受信
機能を備える。第４図は従来のインターフェース回路図
を示し、SMC（STANDARD MICROSYSTEMS CORPORATION）社
製LAN用LSI、COM9026によるLAN用コントローラ５と、CO
M9032を持つ伝送路インターフェース部６によって構成
される。コントローラ５は、データパケットの送信と受
信をトークンパッシングによるデータ衝突を避けた送信
権確立と送信先からのアクノリッジ確認によって行い、
伝送はアラートバーストと呼ばれるロジック“1"の６ケ
のマークにより開始し、データは先頭に２ケのマークと
１ケのスペースを持った８ビットのデータとして送出
し、またデータ伝送終了にはデータ“0"を最大８ビット
続けた送信を行う。
伝送路インターフェース部６は、発振器７のクロックと
トランシーバ８が受信シリアルデータNRZ形式に変換し
てコントローラ５の受信信号RXとし、コントローラ５か
らの送信データTXの各ビットに対して互いに重なり合わ
ないパルスP1、P2を発生する。また、トランシーバ８は
コントローラ５との同期のために２つのクロックCA、CL
Kを発生する。フィルタ・アンプ９はトランシーバ８か
らのパルスP1、P2に対して伝送路の特性インピーダンス
に合わせたダイパルスを得、絶縁トランス10を通して同
軸11の伝送路に送り出す。また、フィルタ12はトランス
10からの受信ダイパルスを正のパルスに変換する。
トランシーバ８が受信シリアルデータNRZ形式に変換し
てコントローラ５の受信信号RXとし、コントローラ５か
らの送信データTXの各ビットに対して互いに重なり合わ
ないパルスP1、P2を発生する。また、トランシーバ８は
コントローラ５との同期のために２つのクロックCA、CL
Kを発生する。フィルタ・アンプ９はトランシーバ８か
らのパルスP1、P2に対して伝送路の特性インピーダンス
に合わせたダイパルスを得、絶縁トランス10を通して同
軸11の伝送路に送り出す。また、フィルタ12はトランス
10からの受信ダイパルスを正のパルスに変換する。
D.考案が解決しようとする課題 従来のLAN用インターフェースは、標準インターフェー
ス規格になるRS−422を伝送路インターフェース部とす
るシステムに適用することができない問題があった。即
ち、従来のコントローラ５は伝送路インターフェース部
６として絶縁トランス10を持つことを想定して設計され
ており、このような伝送路インターフェース部ではトラ
ンシーバと伝送路（バス等）との結合に絶縁が維持され
るため、伝送時以外は伝送路から切離される。これに対
して、RS−422では送受信素子が伝送路に常に接続さ
れ、伝送路との切離しは伝送路イネーブル信号の復帰で
送信素子をハイインピーダンスによるもので、この伝送
路イネーブル信号生成機能を持たないコントローラ５で
はRS−422との結合によるインターフェース構成ができ
ない。
ス規格になるRS−422を伝送路インターフェース部とす
るシステムに適用することができない問題があった。即
ち、従来のコントローラ５は伝送路インターフェース部
６として絶縁トランス10を持つことを想定して設計され
ており、このような伝送路インターフェース部ではトラ
ンシーバと伝送路（バス等）との結合に絶縁が維持され
るため、伝送時以外は伝送路から切離される。これに対
して、RS−422では送受信素子が伝送路に常に接続さ
れ、伝送路との切離しは伝送路イネーブル信号の復帰で
送信素子をハイインピーダンスによるもので、この伝送
路イネーブル信号生成機能を持たないコントローラ５で
はRS−422との結合によるインターフェース構成ができ
ない。
本考案の目的は、伝送路イネーブル信号を持たないLAN
用コントローラを使用しながらRS−422等のイネーブル
信号を必要とするインターフェースによる伝送ができる
ようにしたLAN用インターフェースを提供することにあ
る。
用コントローラを使用しながらRS−422等のイネーブル
信号を必要とするインターフェースによる伝送ができる
ようにしたLAN用インターフェースを提供することにあ
る。
E.課題を解決するための手段と作用 本考案は、上記目的を達成するため、LAN用コントロー
ラからの伝送データを伝送路イネーブル信号を必要とす
る伝送路インターフェースを通して伝送するLAN用イン
ターフェースにおいて、前記コントローラからの伝送デ
ータをシリアル入力とし、該データに同期したクロック
入力で該データを複数ビット分シフトし、該データを１
クロック分遅らせた出力端子に得る第１のシフトレジス
タと、このシフトレジスタの伝送データ出力を絶縁して
取り出す伝送データ絶縁用フォトカプラと、前記クロッ
クを1/2に分周した出力を得るフリップフロップと、前
記伝送データ及び前記第１のシフトレジスタの最終ビッ
ト出力を取り出すノアゲートと、前記ノアゲートの出力
が与えられる期間だけクリアされ、このクリア期間に続
けて前記フリップフロップの出力をシフトパルスとして
複数ビット分シフトした最終ビット出力までの期間だけ
伝送路イネーブル信号を発生する第２のシフトレジスタ
と、このシフトレジスタの伝送路イネーブル信号出力を
絶縁して取り出す伝送路イネーブル信号絶縁用フォトカ
プラと、前記伝送データ絶縁用フォトカプラを通した伝
送データを入力とし前記伝送路イネーブル信号絶縁用フ
ォトカプラの出力期間だけイネーブルにされて伝送デー
タを出力する伝送路インターフェースとを備え、LAN用
コントローラの伝送データを第１のシフトレジスタで遅
らせて伝送路インターフェースの伝送データ入力とし、
伝送データの入力開始から終了まで以上に第２のシフト
レジスタをクリアしつづけて該シフトレジスタの出力に
伝送データの伝送期間以上の伝送路イネーブル信号を
得、両シフトレジスタの出力はフォトカプラを通すこと
でコントローラ側と伝送路側との絶縁を得る。
ラからの伝送データを伝送路イネーブル信号を必要とす
る伝送路インターフェースを通して伝送するLAN用イン
ターフェースにおいて、前記コントローラからの伝送デ
ータをシリアル入力とし、該データに同期したクロック
入力で該データを複数ビット分シフトし、該データを１
クロック分遅らせた出力端子に得る第１のシフトレジス
タと、このシフトレジスタの伝送データ出力を絶縁して
取り出す伝送データ絶縁用フォトカプラと、前記クロッ
クを1/2に分周した出力を得るフリップフロップと、前
記伝送データ及び前記第１のシフトレジスタの最終ビッ
ト出力を取り出すノアゲートと、前記ノアゲートの出力
が与えられる期間だけクリアされ、このクリア期間に続
けて前記フリップフロップの出力をシフトパルスとして
複数ビット分シフトした最終ビット出力までの期間だけ
伝送路イネーブル信号を発生する第２のシフトレジスタ
と、このシフトレジスタの伝送路イネーブル信号出力を
絶縁して取り出す伝送路イネーブル信号絶縁用フォトカ
プラと、前記伝送データ絶縁用フォトカプラを通した伝
送データを入力とし前記伝送路イネーブル信号絶縁用フ
ォトカプラの出力期間だけイネーブルにされて伝送デー
タを出力する伝送路インターフェースとを備え、LAN用
コントローラの伝送データを第１のシフトレジスタで遅
らせて伝送路インターフェースの伝送データ入力とし、
伝送データの入力開始から終了まで以上に第２のシフト
レジスタをクリアしつづけて該シフトレジスタの出力に
伝送データの伝送期間以上の伝送路イネーブル信号を
得、両シフトレジスタの出力はフォトカプラを通すこと
でコントローラ側と伝送路側との絶縁を得る。
F.実施例 第１図は本考案の一実施例を示す伝送路インターフェー
ス部回路図である。LAN用コントローラ５からの送信信
号TXはゲート21を通してシフトレジスタ22のシリアルデ
ータ入力にされ、このシフトレジスタ22のシフトパルス
（クロック）入力にはトランシーバ８からのクロックCA
に相当するクロックがゲート23を通して与えられる。こ
のシフトレジスタ22は出力ビット端子QA〜QHまでを有
し、入力データ（IN）に対して出力をビット端子QBから
得ることで１クロック分遅らせる。
ス部回路図である。LAN用コントローラ５からの送信信
号TXはゲート21を通してシフトレジスタ22のシリアルデ
ータ入力にされ、このシフトレジスタ22のシフトパルス
（クロック）入力にはトランシーバ８からのクロックCA
に相当するクロックがゲート23を通して与えられる。こ
のシフトレジスタ22は出力ビット端子QA〜QHまでを有
し、入力データ（IN）に対して出力をビット端子QBから
得ることで１クロック分遅らせる。
次に、Ｄ型フリップフロップ29はゲート23からのクロッ
クCAをクロック入力とし、出力をデータ入力Ｄとする
ことでクロックを1/2分周した出力を得る。シフトレジ
スタ24はフリップフロップ29の出力をシフトパルス入力
とし、入力端子INに論理“1"が与えられつづけて出力QA
〜QHを得る。このシフトレジスタ24はクリア入力CLRに
ノアゲート25の出力が与えられ、該ゲート25はゲート21
の伝送データとシフトレジスタ22の出力QHが与えられ
る。
クCAをクロック入力とし、出力をデータ入力Ｄとする
ことでクロックを1/2分周した出力を得る。シフトレジ
スタ24はフリップフロップ29の出力をシフトパルス入力
とし、入力端子INに論理“1"が与えられつづけて出力QA
〜QHを得る。このシフトレジスタ24はクリア入力CLRに
ノアゲート25の出力が与えられ、該ゲート25はゲート21
の伝送データとシフトレジスタ22の出力QHが与えられ
る。
シフトレジスタ22の端子QBからのシリアルデータは、絶
縁用のフォトカプラ26を通してRS−422準拠ICにされる
伝送路インターフェース27の入力にされ、このインター
フェース27の伝送路イネーブル信号がシフトレジスタ24
の端子QHからフォトカプラ28を通して与えられる。
縁用のフォトカプラ26を通してRS−422準拠ICにされる
伝送路インターフェース27の入力にされ、このインター
フェース27の伝送路イネーブル信号がシフトレジスタ24
の端子QHからフォトカプラ28を通して与えられる。
上述の構成において、シフトレジスタ24は伝送路イネー
ブル信号として伝送データ送出に先だって伝送路インタ
ーフェース27をイネーブルにし、かつ伝送データの伝送
終了後にインターフェース27をディスエーブルにする信
号を発生する。シフトレジスタ22は上述の伝送路イネー
ブル信号と伝送データの送出時のタイミング調整及び伝
送終了時のタイミング調整を行う。
ブル信号として伝送データ送出に先だって伝送路インタ
ーフェース27をイネーブルにし、かつ伝送データの伝送
終了後にインターフェース27をディスエーブルにする信
号を発生する。シフトレジスタ22は上述の伝送路イネー
ブル信号と伝送データの送出時のタイミング調整及び伝
送終了時のタイミング調整を行う。
このタイミング調整は、伝送データTXの出力を端子QBか
ら得る１ビット遅れでデータ送信を遅らせ、伝送データ
TXの入力でノアゲート25を通してシフトレジスタ24をク
リアすることで端子QHをローレベルにした伝送路イネー
ブル信号の開始を得る。また、伝送終了時にはデータTX
の消失後シフトレジスタ22の端子QHまで消失するまでの
ビット遅れでシフトレジスタ24のクリアを終了し、さら
にクリア後にシフトレジスタ24の端子QAの論理“1"が端
子QHまでシフトするまでの８ビット遅れで伝送路イネー
ブル信号の終了になる。
ら得る１ビット遅れでデータ送信を遅らせ、伝送データ
TXの入力でノアゲート25を通してシフトレジスタ24をク
リアすることで端子QHをローレベルにした伝送路イネー
ブル信号の開始を得る。また、伝送終了時にはデータTX
の消失後シフトレジスタ22の端子QHまで消失するまでの
ビット遅れでシフトレジスタ24のクリアを終了し、さら
にクリア後にシフトレジスタ24の端子QAの論理“1"が端
子QHまでシフトするまでの８ビット遅れで伝送路イネー
ブル信号の終了になる。
これら動作のタイムチャートを第２図に示す。同図中、
〜は伝送データTXとクロックCAとのタイミングによ
る伝送データTXの伝送出力のシフト状態を対応づけて示
す。また、伝送データTXの先頭にはアラートバーストが
あり、終了時にはデータ“0"が最大８ビットある。ま
た、信号TXの伝送路データ出力（t1）に先立って時刻t0
でデータイネーブル信号が発生し、データ伝送終了後に
データイネーブル信号の復帰になる。
〜は伝送データTXとクロックCAとのタイミングによ
る伝送データTXの伝送出力のシフト状態を対応づけて示
す。また、伝送データTXの先頭にはアラートバーストが
あり、終了時にはデータ“0"が最大８ビットある。ま
た、信号TXの伝送路データ出力（t1）に先立って時刻t0
でデータイネーブル信号が発生し、データ伝送終了後に
データイネーブル信号の復帰になる。
従って、コントローラ５からの伝送データTXとクロック
が与えられることで伝送イネーブル信号を生成すること
ができ、このイネーブル信号は伝送データの伝送に先立
ってイネーブルになりかつ伝送データの終了後にディス
エーブルになる。また、イネーブル信号はシフトレジス
タ等による生成で伝送データTXとクロックCAから得るた
め、タイミング的に正確になるし、波形歪みやジッタ等
を起こしにくいディジタル回路になる。また、伝送路イ
ンターフェース27とはフォトカプラ26、27によって絶縁
されコントローラと伝送路との絶縁を確実にする。
が与えられることで伝送イネーブル信号を生成すること
ができ、このイネーブル信号は伝送データの伝送に先立
ってイネーブルになりかつ伝送データの終了後にディス
エーブルになる。また、イネーブル信号はシフトレジス
タ等による生成で伝送データTXとクロックCAから得るた
め、タイミング的に正確になるし、波形歪みやジッタ等
を起こしにくいディジタル回路になる。また、伝送路イ
ンターフェース27とはフォトカプラ26、27によって絶縁
されコントローラと伝送路との絶縁を確実にする。
なお、実施例ではLAN用コントローラにCOM9026を使用
し、伝送路インターフェースにRS−422を使用する場合
を示したが、本考案はこれに限定されるものでなく、伝
送路イネーブル信号を持たないコントローラと伝送路イ
ネーブル信号を必要とするコントローラとを組合せるLA
N用インターフェースに適用して同等の効果を奏する。
し、伝送路インターフェースにRS−422を使用する場合
を示したが、本考案はこれに限定されるものでなく、伝
送路イネーブル信号を持たないコントローラと伝送路イ
ネーブル信号を必要とするコントローラとを組合せるLA
N用インターフェースに適用して同等の効果を奏する。
G.考案の効果 以上のとおり、本考案によれば、LAN用コントローラか
らの伝送データから伝送路イネーブル信号を生成するよ
うにしたため、伝送路イネーブル信号を持たないコント
ローラと伝送路イネーブル信号を必要とする伝送路イン
ターフェースとを組合せたLAN用インターフェースを実
現することができる。また、フォトカプラにより伝送デ
ータとイネーブル信号の絶縁を得ることでコントローラ
側と伝送路側との絶縁を確保できる。
らの伝送データから伝送路イネーブル信号を生成するよ
うにしたため、伝送路イネーブル信号を持たないコント
ローラと伝送路イネーブル信号を必要とする伝送路イン
ターフェースとを組合せたLAN用インターフェースを実
現することができる。また、フォトカプラにより伝送デ
ータとイネーブル信号の絶縁を得ることでコントローラ
側と伝送路側との絶縁を確保できる。
第１図は本考案の一実施例を示す回路図、第２図は実施
例のタイムチャート、第３図はネットワーク構成図、第
４図は従来のインターフェース回路図である。 １…バス、31、3n…インターフェース、５…LAN用コン
トローラ、22、24…シフトレジスタ、26、28…フォトカ
プラ、27…伝送路インターフェース。
例のタイムチャート、第３図はネットワーク構成図、第
４図は従来のインターフェース回路図である。 １…バス、31、3n…インターフェース、５…LAN用コン
トローラ、22、24…シフトレジスタ、26、28…フォトカ
プラ、27…伝送路インターフェース。
Claims (1)
- 【請求項１】LAN用コントローラからの伝送データを伝
送路イネーブル信号を必要とする伝送路インターフェー
スを通して伝送するLAN用インターフェースにおいて、 前記コントローラからの伝送データをシリアル入力と
し、該データに同期したクロック入力で該データを複数
ビット分シフトし、該データを１クロック分遅らせた出
力端子に得る第１のシフトレジスタ（22）と、 このシフトレジスタの伝送データ出力を絶縁して取り出
す伝送データ絶縁用フォトカプラ（26）と、 前記クロックを1/2に分周した出力を得るフリップフロ
ップ（29）と、 前記伝送データ及び前記第１のシフトレジスタの最終ビ
ット出力を取り出すノアゲート（25）と、 前記ノアゲートの出力が与えられる期間だけクリアさ
れ、このクリア期間に続けて前記フリップフロップの出
力をシフトパルスとして複数ビット分シフトした最終ビ
ット出力までの期間だけ伝送路イネーブル信号を発生す
る第２のシフトレジスタ（24）と、 このシフトレジスタの伝送路イネーブル信号出力を絶縁
して取り出す伝送路イネーブル信号絶縁用フォトカプラ
（28）と、 前記伝送データ絶縁用フォトカプラを通した伝送データ
を入力とし前記伝送路イネーブル信号絶縁用フォトカプ
ラの出力期間だけイネーブルにされて伝送データを出力
する伝送路インターフェース（27）と、 を備えたことを特徴とするLAN用インターフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338289U JPH079466Y2 (ja) | 1989-02-28 | 1989-02-28 | Ｌａｎ用インターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338289U JPH079466Y2 (ja) | 1989-02-28 | 1989-02-28 | Ｌａｎ用インターフェース |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116153U JPH02116153U (ja) | 1990-09-18 |
| JPH079466Y2 true JPH079466Y2 (ja) | 1995-03-06 |
Family
ID=31242321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338289U Expired - Lifetime JPH079466Y2 (ja) | 1989-02-28 | 1989-02-28 | Ｌａｎ用インターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079466Y2 (ja) |
-
1989
- 1989-02-28 JP JP2338289U patent/JPH079466Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116153U (ja) | 1990-09-18 |
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