JPH0754929B2

JPH0754929B2 - 伝送制御装置

Info

Publication number: JPH0754929B2
Application number: JP59228190A
Authority: JP
Inventors: 信司高田; 啓一郎島田; 貢石原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-10-30
Filing date: 1984-10-30
Publication date: 1995-06-07
Anticipated expiration: 2010-06-07
Also published as: JPS61105936A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は調歩同期式の双方向データ伝送装置に関し、
特にそのマスターが備える伝送制御装置に関する。

〔従来の技術〕

例えば家庭用ビデオカメラにて撮影した映像を家庭用VT
Rに記録する際、これら２つの機器を同期させて動作さ
せるため、例えばVTRをマスター機、ビデオカメラをス
レーブ機として相互にモード信号、コントロール信号等
のデータをやりとりする必要がある。この場合、最近は
これらの機器にはマイクロコンピュータが搭載されてい
ることを利用してデータはデジタル信号として通信する
ことが考えられる。そして、両機器間の伝送線の引き回
しを考慮した場合、デジタルデータはシリアルデータと
して伝送するとともにスタートビット／エンドビット付
の調歩同期式通信が都合がよい。

ところで、家庭用VTR等に一般に用いられる１チップの
マイクロコンピュータを用いて調歩同期式データ通信を
なす場合、コンピュータの通信チャンネルの規格の１つ
としてのRS−232Cというインターフェース規格を満足す
るようにするのが一般的である。

そして、このRS−232Cという規格を満足するようにする
場合、従来は１チップのマイクロコンピュータに対し、
通信コントロール用の高価なLSIを用いて行なうのが一
般的であった。

〔発明が解決しようとする問題点〕

家庭用VTRやビデオカメラ等のようなコンスーマー製品
間の通信を行う場合にはコスト的に制約があり、従来の
ようなRS−232C規格に適合させるための高価なLSIを用
いることはできなかった。

この発明はこの点を改良したものである。

〔問題点を解決するための手段〕

この発明は、マイクロコンピュータ（10）と、制御信号
発生回路（20）とを有し、双方向データ伝送装置用マス
ターが備える伝送制御装置であって、双方向データ伝送
装置は、少なくとも一本の通信線（43）を介して接続さ
れたマスターとスレーブ間で双方向にデータ伝送を行う
ものであり、マイクロコンピュータ（10）は、シリアル
データ入力端子SIとシリアルデータ出力端子SOとクロッ
ク端子CKとを備えたシフトレジスタ（11）を有し、制御
信号発生回路（20）は、クロックパルス発生手段（25）
と、スタートビット発生手段（22）とを有する。

〔作用〕

マスターからの送信時には、制御信号発生回路（20）
は、マイクロコンピュータ（10）から送信開始信号を入
力して、スタートビット発生手段（22）が第１のスター
トビット信号X₁と第２のスタートビット信号X₂とを所定
の繰り返し周期で交互に発生して通信線（43）に送出
し、クロックパルス発生手段（25）が、第１のスタート
ビット信号X₁出力後に、クロックパルスを発生して出力
し、マイクロコンピュータ（10）は、送信するデータを
シフトレジスタ（11）にセットして送信開始信号を出力
し、制御信号発生回路（20）の出力するクロックパルス
をクロック端子CKに入力して、セットされたデータをク
ロックパルスに同期してシリアルデータ出力端子SOから
通信線（43）に送出する。

また、マスターでの受信時には、制御信号発生回路（2
0）は、クロックパルス発生手段（25）が、第２のスタ
ートビット信号X₂出力後に、クロックパルスを発生して
出力し、マイクロコンピュータ（10）は、シフトレジス
タ（11）のクロック端子CKに制御信号発生回路（20）の
出力するクロックパルスを入力し、通信線（43）からデ
ータを受信し、クロックパルスに同期してシリアルデー
タ入力端子SIからシフトレジスタ（11）に取り込むよう
にする。

〔実施例〕

第１図はこの発明の実施例を説明する上で前提となる伝
送システムの例を示し、これは民生用１チップマイクロ
コンピュータとRS−232Cを接続する場合で、全二重通信
の場合の例である。

（10）は１チップのマイクロコンピュータ、（11）はそ
の内蔵の８ビットシフトレジスタで、このシフトレジス
タ（11）はシリアルデータの入力端子SIと、シリアルデ
ータの出力端子SOと、クロック端子CKを有している。

また、（20）はシフトレジスタ（11）に対する制御信号
を発生する制御信号発生回路で、水晶発振器（21）から
の制御クロック信号（１周期は例えば104μsec）に基づ
いて以下に説明する回路の動作がなされる。なお、この
回路（20）もマイクロコンピュータで実現できる。

また、（31）及び（32）はそれぞれ制御信号発生回路
（20）からの後述する制御信号によってイネーブル状態
が制御されるアンプであり、さらに（33）及び（34）は
電圧変換回路である。

この第１図に示たマイクロコンピュータ（10）、制御信
号発生回路（20）及びアン（31）（32）等からなる回路
は、例えばVTRとカメラとの間の通信を行う場合には、V
TR側とカメラ側の双方に設けられるものであるが、その
動作は全く同様であるので、一方の側のみについて説明
することにする。なお、双方に設けなくても他方の機器
において調歩同期式通信のできる構成になっていればも
ちろんよい。

（40）及び（41）は両機器間を接続する通信線であり、
9600ボー（１データが104μsec）の通信がなされる。

この装置の送信動作について先ず説明する。

マイクロコンピュータ（10）からは送信要求信号DA（第
２図Ａ）が発生し、これが制御信号発生回路（20）に端
子（20A）を通じて供給される。この送信要求信号DAは
通常「１」で、送信要求するとき「０」に立ち下がる。
そして、回路（20）においては、この信号DAの立ち下が
り時からスタートビット生成回路（22）において規定長
104μsecの間「０」となるスタートビット信号DB（第２
図Ｂ）が得られ、これが端子（20B）を通じて加算用ア
ンドゲート（35）に供給され、外部送信線（40）に乗せ
られる。

また、送信要求信号DAが遅延回路（23）にて発振器（2
1）からの１クロック周期分遅延され、この遅延信号が
オアゲート（24）を通じてクロック発生回路（25）に供
給され、これに基づいてこのクロック発生回路（25）か
らクロック周期104μsecの８発のクロックパルスDC（第
２図Ｃ）が得られ、これが端子（20C）を通じてシフト
レジスタ（11）のクロック端子CKに供給される。また、
遅延回路（23）の出力信号がエリア信号生成回路（26）
に供給され、これより８ビット分の期間「１」になるエ
リア信号DD（第２図Ｄ）が得られこれがアンドゲート
（27R）及び（27T）に供給される。

さらに端子（20A）を通じた送信要求信号DAが送信受信
判別回路（28）に供給されて、この送信時においてはそ
の一方の出力GRは「０」、他方の出力GTは「１」とされ
る。そして、出力GRはアンドゲート（27R）に供給され
ており、このためゲートオフ、また出力GTはアンドゲー
ト（27T）に供給されており、このためゲートオンとさ
れる。したがって、送信時はアンドゲート（27T）の出
力がエリア信号DDが「１」となる期間で「１」となり、
これが端子（20D）を通じてアンプ（31）に供給され
て、このためアンプ（31）がイネーブルの状態となる。

そして、マイクロコンピュータ（10）では送信要求信号
DAを出力するとき、送信データDE（第２図Ｅ）をシフト
レジスタ（11）に予めセットしておくので、以上のこと
から送信要求信号DAが発生すると、先ず、制御信号発生
回路（20）からスタートビット信号DBが発生し、続いて
発生する８個のクロックパルスDCによってシフトレジス
タ（11）からデータDEが読み出され、これがアンプ（3
1）を通じてアンドゲート（35）に供給されてスタード
ビット信号DBと加え合わされ、この加え合わされた送信
信号DF（第２図Ｆ）が電圧変換回路（33）を通じて送信
端子（30T）に導出され、通信線（40）にのせられる。

次に受信動作について説明する。

通信線（41）を通じて送信されてきた信号DGは第２図Ｇ
に示すように先頭にスタートビット信号を有し、その後
に８ビットのシリアルデータが続くものである。この信
号DGは受信端子（30R）を通じ、電圧変換回路（34）を
通じてアンプ（32）に供給されるとともに制御信号発生
回路（20）の端子（20E）を通じて受信スタートビット
検出回路（29）に供給される。この検出回路（29）では
スタートビット信号が検出されると、その検出出力とし
て信号DH（第２図Ｈ）が得られる。この信号DHは送信受
信モード判別回路（28）に供給されるとともに端子（20
F）を通じて受信要求信号としてマイクロコンピュータ
（10）に供給される。マイクロコンピュータ（10）では
これを受けてシフトレジスタ（11）をイネーブル状態に
してこのシフトレジスタ（11）に８ビット分のデータが
ストアされるまで待機する。

信号DHは、また、遅延回路（23′）に供給されて１クロ
ック周期104μsec遅延され、その遅延信号がオアゲート
（24）を通じてクロックパルス発生回路（25）及びエリ
ア生成回路（26）に供給される。そして、エリア生成回
路（26）からは８ビット分の期間「１」となる信号DD
（第２図Ｉ）が得られる。このとき、送信受信モード判
別回路（28）では信号DHを判別することによりその一方
の出力GRが「１」、他方の出力GTが「０」となるためア
ンドゲート（27R）を通じて信号DDが取り出され、これ
が端子（20G）を通じてアンプ（32）に供給されて、ア
ンプ（32）がその「１」となる８ビットの期間でイネー
ブルとなる。よって、データDGはシフトレジスタ（11）
の入力端子SIに供給される。このとき、クロックパルス
発生回路（25）からは８個のクロックパルスDC（第２図
Ｊ）が得られるので、このクロックパルスによってデー
タDGがシフトレジスタ（11）に取り込まれる（第２図
Ｋ）。そして図示しないが８ビット分全部取り込まれる
と、マイクロコンピュータ（10）のRAMにそのデータが
取り込まれ、デコードされて所定の制御が、このマイク
ロコンピュータ（10）を内蔵する機器に対してなされ
る。

次に、この発明の一実施例を第３図を参照して説明す
る。この例は送信，受信が共通の一本の通信線（43）を
用いてされる場合である。この例の場合は、通信線を介
して接続される一方の機器をマスター機器、他方の機器
をスレーブ機器とし、スタートビット信号はマスター機
器からのみ発生されるようにする。そして、マスター機
器からスレーブ機器への送信とスレーブ機器からの送信
データのマスター機器での受信は時分割的になすように
する。例えば、第４図に示すように、マスター機器のデ
ータ送信期間P₁とスレーブ機器からのデータのマスター
機器での受信期間P₂とを１ブロックとしてこれをくり返
すようにするとともに、第１及び第２のスタートビット
信号X₁,X₂を期間P₁,P₂の前にマスター機器からのみ発生
させる。そして、送信は従来と同様に第１のスタートビ
ット信号X₁に基づいてなすとともに受信は、第２のスタ
ートビット信号X₂をスレーブ側に送信し、これに基づい
てスレーブ側からデータを送信させ、この送信データを
第２のスタートビット信号X₂に基づいてマスター機器で
受信するようにするものである。この場合、期間P₁とP₂
の間のエンドビットの期間T₁と、１ブロック間の期間T₂
とを十分に区別できるようにして誤動作を生じないよう
にしている。

この例の場合には第１図例の受信スタートビット信号の
検出回路（29）及びその関連回路は設けられない。

そして、この例の場合には、所定の繰り返し周期で交互
に第１及び第２のスタートビット信号X₁,X₂を発生さ
せ、通信をなすための送信開始信号DK（第５図Ａ）がマ
イクロコンピュータ（10）より得られ、これが端子（20
A）を通じてスタービット生成回路（22）に供給され、
これより第１及び第２のスタートビット信号X₁,X₂が発
生する（第５図Ｂ）。そして、この第１及び第２のスタ
ートビット信号X₁,X₂に続いてクロックパルス発生回路
（25）より８個づつのクロックパルスDC（第５図Ｃ）が
得られ、これがシフトレジスタ（11）のクロック端子CK
に供給される。

また、同時にエリア生成回路（26）よりそれぞれクロッ
クパルスDCの得られる８ビットの期間「１」となる信号
DD（第５図Ｄ）が得られる。

一方、送信開始信号DKのうち、期間P₁の手前で得られる
パルスY₁と期間P₂の手前で得られるパルスY₂とから送信
受信判別回路（280）の出力GR,GTは、期間P₁を含む期間
では一方の出力GR（第５図Ｅ）が「０」、他方の出力GT
（同図Ｆ）が「１」、期間P₂を含む期間では出力GRが
「１」、出力GTが「０」となる。このため、期間P₁では
スイッチ回路（36）がオンとなり、シフトレジスタ（1
1）にセットされていたデータが、クロックパルスDCに
同期して読出されて加算回路（38）に供給され、こ加算
回路（38）で第１及び第２のスタートビット信号X₁及び
X₂が第４図に示すタイミングで付加されて、通信線（4
3）により送信される。また、期間P₂ではスイッチ回路
（37）がオンとなり、スレーブ機器から送られてきたデ
ータがスイッチ回路（37）を介してシフトレジスタ（1
1）に転送され、クロックパルスDCに同期して取り込ま
れる（第５図Ｇ参照）。

なお、第６図に示すように、制御信号発生回路（20）及
びアンプ（31）〜（35）又はスイッチ回路（36）（37）
を含む回路（200）に対し複数のマイクロコンピュータ
（51）〜（54）の各シフトレジスタのシリアル入力端
子、シリアル出力端子、クロック端子を共通に接続し、
そのうちのいずれか１つのマイクロコンピュータ（51）
をメインのものとして、このメインのマイクロコンピュ
ータ（51）よりどのマイクロコンピュータの通信をイネ
ーブルにするかのチップセレクト信号CS₁,CS₂,CS₃を各
マイクロコンピュータに供給し選択できるようにすれ
ば、これらマイクロコンピュータ（51）〜（54）のそれ
ぞれを内蔵する複数の電子機器からのデータの通信線
（300）を通じての通信を共通に制御できる。

また、上記の例で、シフトレジスタ（11）に対するシフ
トクロックパルスは、それぞれマイクロコンピュータ
（10）を有するクロックCLに用いることも考えられる
が、このクロックCLはタイマー用及びできるだけ早い処
理をなすためのクロックであり、9600ボー、4800ボーと
いうようなボーレートにクロックを合わせずらい。この
点、上記の例のようにマイクロコンピュータ（10）とは
別個の回路（20）においてシフトクロックパルスを形成
するようにすれば、通信のためのボーレートに合致する
クロックが容易に得られ、しかもマイクロコンピュータ
（10）側のソフト変更も要しない。

〔発明の効果〕

この発明によればマイクロコンピュータに内蔵されるシ
フトレジスタと、外部回路としての制御信号発生回路と
の組み合わせにより、従来のようなRS−232C用のLSIを
特に用いなくても調歩同期式双方向通信が可能になる。
そして、制御信号発生回路は従来のLSIに比べてコスト
的に安価に製造できることが期待でき、家庭用VTR、ビ
デオカメラ間の通信用として非常に有益である。

また、RS−232Cの規格に適用した通信ができるので、こ
の発明装置を有する電子機器を他のマイクロコンピュー
タと接続することが容易になる。

【図面の簡単な説明】

第１図はこの発明を説明するために前提となる例のブロ
ック図、第２図はその説明のための図、第３図はこの発
明の一実施例のブロック図、第４図及び第５図はその説
明のための図、第６図はこの発明の応用例を示すブロッ
ク図である。（10）は１チップのマイクロコンピュータ、（11）はそ
の内蔵シフトレジスタ、（20）は制御信号発生回路、
（20B）はスタートビット出力端子、（20C）はクロック
パルス出力端子、（22）はスタートビット生成回路、
（25）はクロックパルス発生回路、（43）は通信線、CK
はシフトレジスタのクロック端子、SIはシフトレジスタ
のシリアルデータ入力端子、SOはシフトレジスタのシリ
アルデータ出力端子、X₁は第１のスタートビット信号、
X₂は第２のスタートビット信号である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者石原貢東京都品川区北品川６丁目７番35号ソニー株式会社内 (56)参考文献特開昭58−188952（ＪＰ，Ａ) 特開昭59−33961（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】マイクロコンピュータ（10）と、制御信号
発生回路（20）とを有し、双方向データ伝送装置用マス
ターが備える伝送制御装置であって、双方向データ伝送装置は、少なくとも一本の通信線（4
3）を介して接続されたマスターとスレーブ間で双方向
にデータ伝送を行うものであり、マイクロコンピュータ（10）は、シリアルデータ入力端
子（SI）とシリアルデータ出力端子（SO）とクロック端
子（CK）とを備えたシフトレジスタ（11）を有し、制御信号発生回路（20）は、クロックパルス発生手段
（25）と、スタートビット発生手段（22）とを有し、マスターからの送信時には、制御信号発生回路（20）は、マイクロコンピュータ（1
0）から送信開始信号を入力して、スタートビット発生
手段（22）が第１のスタートビット信号（X₁）と第２の
スタートビット信号（X₂）とを所定の繰り返し周期で交
互に発生して通信線（43）に送出し、クロックパルス発
生手段（25）が、第１のスタートビット信号（X₁）出力
後に、クロックパルスを発生して出力し、マイクロコンピュータ（10）は、送信するデータをシフ
トレジスタ（11）にセットして送信開始信号を出力し、
制御信号発生回路（20）の出力するクロックパルスをク
ロック端子（CK）に入力して、セットされたデータをク
ロックパルスに同期してシリアルデータ出力端子（SO）
から通信線（43）に送出し、マスターでの受信時には、制御信号発生回路（20）は、クロックパルス発生手段
（25）が、第２のスタートビット信号（X₂）出力後に、
クロックパルスを発生して出力し、マイクロコンピュータ（10）は、シフトレジスタ（11）
のクロック端子（CK）に制御信号発生回路（20）の出力
するクロックパルスを入力し、通信線（43）からデータ
を受信し、クロックパルスに同期してシリアルデータ入
力端子（SI）からシフトレジスタ（11）に取り込む伝送制御装置。