JPH0779232B2 - ドライバ回路 - Google Patents

ドライバ回路

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JPH0779232B2
JPH0779232B2 JP63147076A JP14707688A JPH0779232B2 JP H0779232 B2 JPH0779232 B2 JP H0779232B2 JP 63147076 A JP63147076 A JP 63147076A JP 14707688 A JP14707688 A JP 14707688A JP H0779232 B2 JPH0779232 B2 JP H0779232B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 この発明は、オフチップ・ドライバ回路に関するもので
あり、特に、オフチップ・ドライバ回路への入力回路
が、そのオフチップ・ドライバ回路の出力が接続されて
いる回路よりも低い供給電圧環境で設計されたシステム
の一部である、CMOSオフチップ・ドライバ回路に関する
ものである。
B.従来技術 集積半導体回路技術で用いられるデバイスの幾何形状を
縮小して回路の集積度を高めるのに、従来より小さいデ
バイスの絶縁層の電圧による破損を避けるために、従来
一般に受け入れられてきた５ボルトの標準供給電圧より
も低い電圧を供給する電圧供給源が必要となってきた。
５ボルトの電圧供給源から、これより低い、たとえば3.
3ボルトの電圧供給源への過渡期には、一部の回路は標
準の５ボルトの電圧を使用するように設計され、他の回
路はこれより低い3.3ボルトの電圧を使用するように設
計された混合回路が使用されている。一般に、メモリ回
路の幾何形状は、そのメモリ回路に接続された論理回路
の幾何形状よりも速い速度で縮小される。特に、相補形
金属酸化物半導体（CMOS）ランダム・アクセス・メモリ
は、現在約3.3ボルト電源技術で設計されているのに対
し、トランジスタ・トランジスタ論理（TTL）回路な
ど、メモリからの出力信号またはデータを受け取る論理
回路は、現在なお５ボルト電源技術で設計されている。
こうした低電圧のメモリ回路からオフチップ・ドライバ
を介して高電圧の論理回路に信号を送る場合、メモリ回
路と論理回路の間のインターフェースを形成するオフチ
ップ・ドライバ中の一部のデバイスの薄い絶縁層または
酸化物層中に過度の電圧応力が生じ、さらに、その中に
望ましくない電流漏れ通路が形成され、電力の損失及び
時には重大なCMOSのラッチアップの問題が生じる。ゲー
ト酸化物、たとえば二酸化シリコンの電界強度の上限は
約3MV/cmであり、したがって、現在低電圧技術のデバイ
スでよく用いられている厚み約150オングストロームの
ゲート酸化物の両端間の最大許容電圧は約4.5ボルトで
ある。
米国特許第4585958号明細書には、Ｐチャネル・プルア
ップ・デバイスと、Ｎチャネル・プルダウン・デバイス
を有し、このプルアップ・デバイスとプルダウン・デバ
イスのゲート電極にそれぞれNAND回路とNOR回路が接続
されたCMOSドライバ回路が開示されている。
米国特許第4217502号明細書には、上記の米国特許第458
5958号明細書の回路と類似しているが、さらにＰチャネ
ル・トランジスタ基板の電圧制御を行なう回路が開示さ
れている。
米国特許第4574273号明細書には、＋5Vと、＋21Vの２つ
の電源電圧を用いる電圧コンバータ回路が開示されてい
る。
C.発明が解決しようとする問題点 この発明の目的は、所与の供給電圧をもつ第１の回路
と、この供給電圧より大きい供給電圧をもつ第２の回路
との間をインターフェースする、改良されたCMOSオフチ
ップ・ドライバ回路を提供することにある。このCMOSオ
フチップ・ドライバ回路は、回路中のどのデバイスの絶
縁層または酸化物層にも過度の応力を発生させず、特に
半導体基板に通じる電流漏れ通路がほとんどまたはまっ
たく無く、CMOSのラッチアップの問題を避けることがで
きる。
D.問題点を解決するための手段 この発明の教示によれば、第１のＰチャネル電界効果ト
ランジスタと、それに直列に設けた第２のすなわちプル
アップＰチャネル・トランジスタと、第１及び第２のト
ランジスタの間の共通点及び第１のトランジスタのゲー
ト電極から接続された第３のＰチャネル・トランジスタ
とを有し、上記の第１、第２及び第３のトランジスタが
共通のＮ井戸状領域内に配置されている、CMOSオフチッ
プ・ドライバ回路が提供される。第１及び第２のトラン
ジスタは、データ出力端子と所与の大きさの供給電圧を
有する第１の電圧源との間に配置され、データ出力端子
はまた、上記の大きさの電圧より著しく高い供給電圧を
有する第２の電圧源を含む回路にも接続されている。こ
の発明のさらに特定の実施態様では、共通Ｎ井戸状領域
内に設けた第４のＰチャネル・トランジスタが、ソース
は第１の電圧源に、ドレインは共通Ｎ井戸状領域に接続
され、ゲート電極はデータ出力端子に接続されている。
この発明の回路はまた、データ出力端子とアース等の基
準電位点との間に設けられたパス・デバイスに直列に接
続されたプルダウン・デバイスを含んでもよく、このパ
ス・デバイスは、データ出力端子とプルダウン・デバイ
スとの間に設けられる。プルダウン・デバイスとパス・
デバイスは、Ｎチャネル電界効果トランジスタであるこ
とが好ましい。
E.実施例 第１図を詳細に参照すると、この発明のCMOSオフチップ
・ドライバ回路の好ましい実施例の回路図が示されてい
る。この回路は、CMOS技術で作成されたものであり、斜
線の入った長方形で示すＰチャネル電界効果トランジス
タ及びこれに隣接して設けたゲート電極ならびに斜線の
無い長方形で示すＮチャネル電界効果トランジスタ及び
これに隣接して設けたゲート電極を有する。
第１図に示すこの発明のCMOSオフチップ・ドライバ回路
は、入力トランジスタ12のゲート電極と反転回路14の入
力側とに接続された出力エネーブル端子10を含み、反転
回路14の出力側はオアー反転回路16の第１の入力に接続
されている。出力エネーブル端子10はまた、アンド−反
転回路18の第１の入力にも接続されている。データ入力
端子20はオア−反転回路16の第２の入力及びアンド−反
転回路18の第２の入力に接続されている。オア−反転回
路16の出力は、データ出力端子24とアース等の基準電位
点との間に設けられたプルダウン・トランジスタ22のゲ
ート電極に接続されている。第１のパス・トランジスタ
として機能するＮチャネル・トランジスタ26は、データ
出力端子24と、プルダウン・トランジスタ22との間に接
続されている。この第１のパス・トランジスタ26のゲー
ト電極は、たとえば3.3ボルトの所与の大きさの供給電
圧を有する第１の電圧源28、VDDに接続されている、入
力トランジスタ12、プルダウン・トランジスタ22及びパ
ス・トランジスタ26はＮチャネルの電界効果トランジス
タであることが好ましい。オア−反転回路16は、単にオ
ア回路の後にインバータを接続したものでよく、アンド
−反転回路18は、アンド回路の後にインバータを接続し
たものでもよい。
プルアップ・トランジスタ30は、データ出力端子24と第
１の電圧源28との間に設けられ、スイッチング・トラン
ジスタ32は、第１の電圧源28とプルアップ・トランジス
タ30との間に設けられている。プルアップ・トランジス
タ30のゲート電極は、ノードＡを介してアンド−反転回
路の出力に接続され、スイッチング・トランジスタ32の
ゲート電極は、ノードＣと第２のパス・トランジスタ34
とを介して、入力トランジスタ12は接続されている。こ
の第２のパス・トランジスタのゲート電極は、VDDすな
わち第１の電圧源28に接続されている。制御トランジス
タ36は、スイッチング・トランジスタのゲート電極か
ら、ノードＢすなわち、プルアップ・トランジスタ30と
スイッチング・トランジスタ32との間の共通点に接続さ
れている。制御トランジスタ36のゲート電極は、出力エ
ネーブル端子10に接続されている。Ｎ井戸状領域・バイ
アス・トランジスタ38は、第１の電圧源28、VDDと共通
Ｎ井戸状領域40との間に接続され、そのゲート電極がデ
ータ出力端子24に接続されている。プルアップ・トラン
ジスタ30、スイッチング・トランジスタ32、制御トラン
ジスタ36、及びＮ井戸状領域・バイアス・トランジスタ
38は、Ｐチャネル電界効果トランジスタであり、第２図
から明らかなように、共通のＮ井戸状領域40内に設けら
れている。これらについては後で詳細に論じる。
外部回路または外部システムは、VHとも称する約５ボル
トの供給電圧をもつ第２の電圧源を有するトランジスタ
・トランジスタ論理（TTL）回路でもよく、ブロック42
で示されており、スイッチング手段44等の任意の適当な
手段により、データ出力端子24に選択的に接続すること
ができる。この外部回路または外部システム42は、一般
に別の半導体チップ上に形成され、０ないし5.5ボルト
の範囲の電圧を有する。
第２図を詳細に参照すると、第１図と同様の要素は同じ
番号または文字で示されており、Ｐ型半導体基板46、共
通Ｎ井戸状領域40内に設けたＰチャネル・トランジスタ
30、32、36、38、ならびにＰ型基板46中に形成されたＮ
チャネル・トランジスタ26が断面図で示されている。ゲ
ート酸化物48、好ましくは二酸化シリコンの薄い層を基
板46の表面上に成長させ、トランジスタ26、30、32、3
6、38等のトランジスタのゲート電極を基板46の表面か
ら分離させる。周知のように、Ｐチャネル・トランジス
タのソース及びドレインは、たとえばホウ素を不純物と
して拡散またはイオン注入技術により共通井戸状領域40
内にＰ＋領域を形成させて作成することができ、Ｎチャ
ネル・トランジスタのソース及びドレインは、ヒ素また
はリンを不純物として同様の技術によりＰ型半導体基板
46内にＮ＋領域を形成させて作成することができる。共
通Ｎ井戸状領域40への接点は、Ｎ井戸状領域中にＮ＋領
域を形成させて作成する。
第１図及び第２図に示すこの発明のCMOSオフチップ・ド
ライバ回路を動作させる際、２進数の情報、すなわちそ
れぞれ０または3.3ボルトで示される０または１を、デ
ータ入力端子20からデータ出力端子24に与えるために、
3.3ボルトの電圧を出力エネーブル端子10に与える。端
子10が3.3ボルトすなわち高電圧のとき、アンド−反転
回路18の第１の入力も高電圧となり、反転回路14を通っ
た後のオア−反転回路16の第１の入力は低電圧すなわち
０ボルトになる。
したがって、データ入力端子20が高電圧のとき、ノード
Ａの電圧は低電圧となり、Ｐチャネル・プルアップ・ト
ランジスタ30はオンになる。3.3ボルトの電圧でＮチャ
ネル入力トランジスタ12がオンになるため、第２のパス
・トランジスタ34もオンになり、ノードＣをアースに放
電させてスイッチング・トランジスタ32をオンにする。
トランジスタ30及び32がオンになると、データ出力端子
の電圧も、ノードＢとともに3.3ボルトになる。また、
データ入力端子20の高電圧により、プルダウン・トラン
ジスタ22のゲート電極の電圧が低くなり、トランジスタ
22がオフになる。データ入力端子20が低電圧すなわち２
進数０の場合、ノードＡは高電圧となり、プルアップ・
トランジスタ30をオフにし、プルダウン・トランジスタ
22のゲート電極の電圧が高くなり、トランジスタ22をオ
ンにして、データ出力端子24を、第１のパス・トランジ
スタ26及びプルダウン・トランジスタ22を介してアース
に放電させる。データ入力端子20が高電圧になると、デ
ータ出力端子24の電圧が高くなって、第１の出力状態を
示し、データ入力端子20が低電圧になると、データ出力
端子24の電圧が低くなって第２の出力状態を示す。
この発明の回路はまた、外部回路または外部システム42
をデータ出力端子24に接続する必要がある場合、データ
出力端子24を高インピーダンス状態、すなわちトライス
テートにすることもできる。この発明の回路をトライス
テートにするには、出力エネーブル端子10の電圧を接地
レベルに下げる。これにより、入力トランジスタ12がオ
フになり、ノードＡに高電圧が発生してプルアップ・ト
ランジスタ30がオフになり、Ｎチャネル・プルダウン・
トランジスタ22のゲート電極が低電圧となってトランジ
スタ22をオフにし、Ｐチャネル・トランジスタ36をオン
にし、ノードＢとノードＣの電圧が等しくなる。プルア
ップ・トランジスタ30とプルダウン・トランジスタ22の
両方がオフになると、スイッチ44は閉じ、この発明のCM
OSドライバ回路中に不当な応力、電流漏れまたはラッチ
アップを生じることなく、外部回路または外部システム
42の０ないし5.5ボルトの範囲の電圧を、データ出力端
子またはバス24に印加する。
この発明のCMOSドライバ回路は、０ないし3.3ボルトの
電圧で作動するように設計されているため、最高3.3ボ
ルトまでの電圧を外部回路または外部システム42からデ
ータ出力端子24に供給しても、ドライバ回路中に問題を
生じることがないことは明らかである。しかし、さらに
重要なことに、この発明の回路は、設計範囲を超える大
きさの電圧、すなわち最高5.5ボルトまでの範囲の電圧
が、外部回路または外部システム42からデータ出力端子
24に供給された場合にも十分に耐えることである。Ｐチ
ャネル及びＮチャネル・トランジスタのドレイン・ゲー
ト電極間及びソース・ゲート電極間の薄いゲート酸化物
は、3.3ボルト、またはそれより高い約3.5ないし４ボル
トに耐えるように設計されているが、それ以上の電圧た
とえば５ボルトに耐えるようには設計されていないた
め、第１図のブロック42で示されているように、共通端
子またはバスを、3.3ボルトで作動する従来のオフチッ
プ・ドライバ回路と共用すると、オフチップ・ドライバ
回路に修復不能な損傷を生じることがある。
プルアップ・トランジスタ30のゲート電極に印加される
3.3ボルトの電圧を、たとえば0.7ボルトのＰチャネルの
しきい電圧だけ超える電圧がデータ出力端子24に印加さ
れると、トランジスタ30はオンになって、端子24の電圧
をノードＢに供給し、ゲート電極に０ボルトが印加され
るため制御トランジスタ36がオンになるので、データ出
力端子24上の高い電圧がノードＣにも供給され、スイッ
チング・トランジスタ32がオフになって、電流が第１の
電圧源28、VDDに漏れるのを防止する。トランジスタ3
0、32、及び36のＮ井戸状領域40は、トランジスタ30、3
2、及び36のドレインとＮ井戸状領域40との間に形成さ
れた寄生pn接合により自己バイアスされ、第２図に示す
Ｎ井戸状領域40とＰ型半導体基板46を含む寄生pnpトラ
ンジスタを介した電流のフィードバックがなくなる。必
要があれば、別のＮ井戸状領域・ポンプ回路によって、
Ｎ井戸状領域40にバイアスをかけることができる。この
ポンプ回路は、ドライバ回路がトライステートにあり端
子24に５ボルトが供給されるときに、Ｎ井戸状領域40に
フォワード・バイアスがかけられないようにする。第１
と第２のパス・トランジスタ26及び34は、プルダウン・
トランジスタ22及び入力トランジスタ12のゲート酸化物
に過度の応力が加わるのを避けるために設けられてい
る。
Ｐチャネル・トランジスタ36のゲート酸化物は、ゲート
電極の０ボルトとノードＢの５ボルトにより過度の応力
がかかるように見えるが、このトランジスタ36は、この
ゲート酸化物の両端間に約＋１ボルトを発生させ、酸化
物の両端間の電圧の差を４ボルト以下にする仕事関数を
もたらすような、Ｎ型にドーピングされた多結晶シリコ
ンのゲート電極を用いることが好ましい。
トランジスタ36のゲート電極の応力をさらに軽減するこ
とが必要な場合、トランジスタ36のゲート電極を端子10
から切断して、別の第２の出力エネーブル端子に接続す
ることができる。この追加された出力エネーブル端子
は、この第２の端子のダウン・レベルが、アースよりも
正であることを除いては、端子10と全く同様に機能す
る。
共通Ｎ井戸状領域・バイアス・トランジスタ38を設ける
ことにより、出力端子24の電圧が低レベルのときは常
に、Ｎ井戸状領域40は供給電圧VDDにバイアスされる。
これにより、出力端子24が低レベルから高レベルに遷移
する間に、寄生pnpトランジスタがオンになる可能性が
最小になるが、Ｎ井戸状領域40はトライステートのと
き、５ボルトに上がることができ、端子24の出力が５ボ
ルト駆動される。この配置により、不当な酸化物の応力
の問題を生じることなく、寄生pnpトランジスタの問題
を生じずに５ボルトのTTLバスと通信できる、3.3ボルト
技術のトライステート・オフチップ・ドライバ回路が提
供される。
必要な場合、Ｐチャネル・プルアップ・トランジスタ30
は、Ｐチャネル・スイッチング・トランジスタ32がオン
のときは常に、第２のＮ井戸状領域が供給電圧VDDに接
続されるように、トランジスタ30のソースに接続された
別のまたは第２のＮ井戸状領域内に配置することができ
る。
F.発明の効果 本発明により、どのデバイスの絶縁層にも過度の応力を
発生させず、特に半導体基板に通じる電流漏れ通路が無
く、CMOSのラッチアップ問題を防止したCMOSオフチップ
・ドライバ回路が提供される。
【図面の簡単な説明】 第１図は、この発明の好ましい実施例の回路図、第２図
は、第１図に示す回路の一部のＰチャネル電界効果トラ
ンジスタの半導体基板と、１個のＮチャネル電界効果ト
ランジスタの断面図である。 10……出力エネーブル端子、16……オア−反転回路、18
……アンド−反転回路、26……Ｎチャネル・トランジス
タ、30……プルアップ・トランジスタ、32……スイッチ
ング・トランジスタ、36……制御トランジスタ、38……
Ｎ井戸状領域・バイアス・トランジスタ、40……Ｎ井戸
状領域、46……基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニス・スチワート・グレイ アメリカ合衆国ヴアーモント州ジエリチ ヨ、グリースワールド・ストリート、ボッ クス288、ルート２番地 (72)発明者 ハワード・レオ・カルター アメリカ合衆国ヴアーモント州コルチエス ター、ヴイレシジ・ドライブ14番地 (56)参考文献 特開 昭52−70775（ＪＰ，Ａ) 特開 昭54−42948（ＪＰ，Ａ) 特開 昭60−139020（ＪＰ，Ａ) 特開 昭61−95615（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】CMOSオフチップ・ドライバ回路において、 （ａ）所与の大きさの供給電圧を供給する電源手段と、 （ｂ）出力端子と、 （ｃ）上記電源手段とノードとの間に接続された第１の
    Ｐチャネル電界効果トランジスタと、上記ノードと上記
    出力端子の間に接続された第２のＰチャネル電界効果ト
    ランジスタと、 （ｄ）上記ノードと上記第１のＰチャネル電界効果トラ
    ンジスタのゲート電極との間に配置した第３のＰチャネ
    ル電界効果トランジスタと、 （ｅ）上記第１、第２及び第３のチャネル電界効果のト
    ランジスタが共通Ｎ井戸状領域に配置され、 （ｆ）さらに共通Ｎ井戸状領域に配置した第４のＰチャ
    ネル電界効果トランジスタであって、そのソースは上記
    電源手段に、ドレインは共通Ｎ井戸状領域に、ゲート電
    極は上記出力端子に接続された上記第４のＰチャネル電
    界効果トランジスタと、 （ｇ）上記出力端子と基準電位点との間に接続された第
    １のＮチャネル電界効果トランジスタと、 （h1）上記第１のＰ型トランジスタのゲート電極に低電
    圧を、上記第３のＰ型トランジスタのゲート電極に高電
    圧を、上記第２のＰ型トランジスタのゲート電極に低電
    圧を、上記第１のＮ型トランジスタのゲート電極に低電
    圧を印加することにより、上記出力端子を高電圧状態に
    する手段と、 （h2）上記第１のＰ型トランジスタのゲート電極に低電
    圧を、上記第３のＰ型トランジスタのゲート電極に高電
    圧を、上記第２のＰ型トランジスタのゲート電極に高電
    圧を、上記第１のＮ型トランジスタのゲート電極に高電
    圧を印加することにより、上記出力端子を低電圧状態に
    する手段と、 （h3）上記第１のＰ型トランジスタのゲート電極は放電
    状態にせず、上記第３のＰ型トランジスタのゲート電極
    に低電圧を、上記第２のＰ型トランジスタのゲート電極
    に高電圧を、上記第１のＮ型トランジスタのゲート電極
    に低電圧を印加することにより、上記出力端子を高イン
    ピーダンス状態にする手段と、 （ｉ）上記電源手段の電圧より大きな電圧を上記出力端
    子に選択的に印加する手段であって、上記出力端子が高
    インピーダンス状態である場合に、上記出力端子に上記
    電源手段の電圧の値より大きい電圧を印加する手段と、 を具備するCMOSオフチップ・ドライバ回路。
JP63147076A 1987-08-31 1988-06-16 ドライバ回路 Expired - Lifetime JPH0779232B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US91565 1987-08-31
US07/091,565 US4782250A (en) 1987-08-31 1987-08-31 CMOS off-chip driver circuits

Publications (2)

Publication Number Publication Date
JPS6472618A JPS6472618A (en) 1989-03-17
JPH0779232B2 true JPH0779232B2 (ja) 1995-08-23

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