JPH0778958B2

JPH0778958B2 - 時間軸制御装置

Info

Publication number: JPH0778958B2
Application number: JP1180811A
Authority: JP
Inventors: 孝夫澤辺; 雅仁伊賀
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1989-07-12
Filing date: 1989-07-12
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: JPH0344868A

Description

【発明の詳細な説明】技術分野本発明は、記録ディスクに記録されている映像情報等の
情報を再生するディスク演奏装置における時間軸制御装
置に関する。

背景技術いわゆる高品位（High Definition）ビデオ信号のサン
プリングを行ない、得られたサンプルデータに対して一
定の手順に従って間引きや並べ換え等のデータ処理を行
ない、その後被処理信号をD/A変換によってアナログ信
号に戻すようにして得られるビデオ信号（以下、サンプ
ル化ビデオ信号と称する）をベースバンド信号として伝
送或いは記録再生する方式が提案されている。

かかるサンプル化ビデオ信号を使用した例としては、高
品位ビデオ信号を帯域幅が約8MHzになるまで帯域圧縮し
て放送衛星による伝送を可能にするMUSE（Multiple Sub
−Nyquist Sampling Encoding）方式がある。

このMUSE方式によれば、高品位ビデオ信号を光学式ビデ
オディスク等の記録媒体に記録することも容易になる。

第16図にMUSE信号の波形例を示す。MUSE信号には水平同
期信号（以下、HD信号と称す）が画像信号と同一極性で
付加されており、画像信号のｐ−ｐ値の約1/2の振幅を
有する。また、ｉ＋１番目のラインのHD信号波形は、ｉ
番目のラインのHD信号波形を反転したものである。

第17図にHD信号の波形を示す。MUSE信号は、１水平走査
期間が480のサンプル値からなり、第17図にサンプル番
号として示されている数字は、１水平走査期間の最初の
サンプルから何番目のサンプルであるかを表わしてい
る。ここで、サンプル番号６の振幅値は、HDポイントと
称される位相基準点であり、MUSE信号をデコードするデ
コーダにおいてMUSE信号のリサンプリングのために生成
されるクロックの位相制御に使用される。

また、第17図にレベルとして示されている数字は、MUSE
信号を256レベルに量子化した場合の各サンプルのレベ
ルを表わしている。上記HDポイントのレベルは128レベ
ルであり画像信号振幅の中央値である。

また、MUSE信号にはHD信号と共に第18図（Ａ）及び同図
（Ｂ）に示す如きフレームパルスが１番目及び２番目の
ラインにそれぞれ挿入されている。このフレームパルス
によりHD信号波形の反転がリセットされている。

また、MUSE信号をディスクに記録する場合は、NTSC方式
のビデオ信号を記録する場合と同様にアドレス情報等を
含むディスクコードと称される制御コードが所定のライ
ンに対応する部分に挿入される。

一方、ビデオディスクプレーヤ等のディスク演奏装置
は、ディスクを回転駆動するスピンドルモータの駆動制
御によってディスクと信号読取手段としてのピックアッ
プとの相対速度を制御することにより時間軸の粗調整を
行ない、ピックアップによってディスクから得られた読
取信号をCCD、メモリ等を使用して読取信号中の同期信
号と別途生成した基準信号との位相差に応じた時間だけ
遅延することによりディスクの偏心等による時間軸変動
を除去する時間軸の微調整を行なうように構成されてい
る。

ところが、上記の如くMUSE信号の同期信号は正極同期で
あり、同期信号の振幅が画像信号のレベル内に存在す
る。この結果、MUSE信号においては従来のNTSC信号の場
合のように振幅分離等の方法で同期信号を検出すること
は困難であり、正常な時間軸で信号が再生されていない
と同期分離は難しい。

このため、正常な再生がなされていない場合、例えばビ
デオディスクプレーヤにおける再生の際のスピンドルモ
ータの立ち上がりやバースト的な大きなドロップアウト
によって回転速度の乱れが生じたとき或いはスキャン、
サーチ等のトリックプレイの後通常再生に戻るときのよ
うにディスクの回転が正常でない状態での時間軸制御に
は、MUSE信号の同期信号を使用できないことになる。

そこで、MUSE信号をビデオディスクに記録する際に映像
FM変調信号にこの映像FM変調信号の下側波帯より低い帯
域に正弦波のパイロット信号を周波数多重し、再生時に
このパイロット信号を分離して時間軸誤差の検出を行な
うようにすることが提案されている。ところが、かかる
方式においてはディスク記録時のパイロット信号の多重
及びディスク再生時の分離、抽出といった過程及びその
回路が必要であり、また再生画像へのパイロット信号の
影響を完全に除去することが困難であるという欠点があ
る。

発明の概要［発明の目的］本発明は、上記した点に鑑みてなされたものであって、
パイロット信号を用いずに時間軸制御を良好に行なうこ
とができる時間軸制御装置を提供することである。

［発明の構成］本発明による時間軸制御装置においては、第１指令に応
じてオンとなって読取信号中のHD信号に基づいて記録デ
ィスクの回転速度の制御による時間軸制御をなすHDサー
ボループと、第２指令に応じてオンとなって読取信号中
のディスクコードを検出する毎に検出信号を発生してこ
の検出信号と読取信号中の第２同期信号間の時間間隔に
基づいて記録ディスクの回転速度の制御による時間軸制
御をなすFP/DCサーボループと、起動時及びHDサーボル
ープが非ロック状態になった場合には読取信号中のHD信
号が検出されるまで第２指令を発したのち第１指令を発
する制御手段とを設けている。

［発明の作用］かかる構成の時間軸制御装置によれば、起動時等におい
て、検出が容易なフレームパルス及びディスクコードに
よってHD信号の検出が行なえる程度に記録ディスクの回
転速度が制御されたのちこのHD信号による高精度な時間
軸制御が開始される。

実施例以下、本発明の実施例につき第１図乃至第16図を参照し
て詳細に説明する。

第１図において、ディスク１はスピンドルモータ２によ
って回転駆動される。ディスク１には第２図に示す如き
ディスクコードが第564ラインのサンプル番号19から474
までの部分に挿入されたMUSE信号が記録されている。

ディスクコードは、バイフェーズ変調方式によって変調
されており、８ビットの同期パターンコード、４ビット
のエリヤ識別コード、８ビットのチャプタナンバーコー
ド、24ビットのフレームナンバーコード、20ビットのデ
ィスクステータスコード及び12ビットのユーザコードか
らなっている。これら各コードは、BCDコードからなっ
ており、エリヤ識別コードは、リードイン、プログラ
ム、リードアウトのうちのいずれのエリヤであるかを識
別するコードである。チャプタナンバーコード、フレー
ムナンバーコードは、それぞれチャプタナンバー及びフ
レームナンバーを表わすコードである。また、ディスク
ステータスコードは、記録モード（CLV,CAV）、ディス
ク寸法等を表わすコードである。

このディスクコードの伝送レートは、６クロック／ビツ
ト（＝2.7Mbps）である。この伝送レートの値は、起動
時やスキャン時のディスクコードの読み取り余裕と記録
情報量とを考慮して決定されている。すなわち、読み取
り余裕のみを考慮して伝送レートを低くすることは可能
であるが、そうすると情報量が低下する。また、この伝
送レートの値は、MUSE信号のコントロールコード（２ク
ロック／ボー）、FPパルスと異なる値になっており、通
常再生時の検出精度の向上を図ることができる。

スピンドルモータ２にはこのスピンドルモータ２の回転
数に応じた周波数のFG信号を発生する周波数発電機３が
内蔵されている。この周波数発電機３から出力されたFG
信号は、微分回路等からなるF/V変換回路４に供給され
てFG信号の周波数に応じたレベルを有する信号に変換さ
れる。このF/V変換回路４の出力は、加減算回路５に供
給される。加減算回路５には、基準電圧発生回路６の出
力が供給されている。基準電圧発生回路６には、例えば
ピックアップ７を担持するスライダ（図示せず）のディ
スク１に対する半径方向における相対位置（以下、半径
位置と称す）に応じた電圧を生成するように接続された
ポテンショメータ（図示せず）の出力電圧v_Pが供給され
ている。基準電圧発生回路６は、該ポテンショメータの
出力電圧v_Pによってピックアップ７の半径位置に応じた
基準電圧を発生するように構成されている。

加減算回路５において、基準電圧発生回路６の出力から
F/V変換回路４の出力が差し引かれ、エラー信号が生成
される。この加減算回路５の出力は、ループフィルタ、
ループゲイン調整アンプ等からなる制御信号生成回路８
を介して切換スイッチ９の一入力になっている。

切換スイッチ９は、システムコントローラ10から出力さ
れる制御信号s_Aに応じて制御信号生成回路８、切換スイ
ッチ11及び加速信号生成回路12の出力のうちの１つを選
択的に出力する構成となっている。また、加速信号生成
回路12は、システムコントローラ10から供給されるオン
指令信号ｉに応答してスピンドルモータ２を加速するた
めの所定レベルの駆動信号を発生する構成となってい
る。切換スイッチ９の出力は、ドライブアンプ13を介し
てスピンドルモータ２に駆動信号として供給され、ディ
スク１の回転速度が制御される。起動時等において、切
換スイッチ９から制御信号生成回路８の出力が選択的に
出力されると、周波数発電機３、F/V変換回路４、加減
算回路５、制御信号生成回路８、切換スイッチ９、ドラ
イブアンプ13及びスピンドルモータ２で形成されるサー
ボループ（以下、FGサーボループと称す）がオンになっ
てディスク１の回転速度がピックアップ７の半径位置に
おける規定速度に収束するようにスピンドルモータ２の
駆動制御がなされる。

一方、ピックアップ７のRF（高周波）信号出力は、RFア
ンプ15によって増幅されたのち、FM復調器等からなる復
調回路16に供給されてMUSE信号が復調される。尚、ピッ
クアップ７を担持するスライダを半径方向に駆動してピ
ックアップの読み取り位置を制御するスライダモータ、
モータ駆動回路等が設けられているが、本図では省略さ
れている。

復調回路16から出力されたMUSE信号は、LPF（ローパス
フィルタ）17を介してクランプ回路18及びディスクコー
ド読取回路20に供給される。クランプ回路18には、スイ
ッチ19を介して同期検出回路30からクランプパルスが供
給される。スイッチ19は、システムコントローラ10から
出力される制御信号s_Bに応じてオンになる構成となって
いる。また、クランプ回路18は、供給されたクランプパ
ルスによってMUSE信号の所定部を例えば128/256レベル
にクランプして直流成分を再生する。このクランプ回路
18によって直流再生されたMUSE信号は、A/D（アナログ
・ディジタル）変換回路21に供給される。また、ディス
クコード読取回路20は、後述する如くMUSE信号の第564
ラインに対応する部分に挿入された制御用のディスクコ
ードを検出してディスクコード検出パルスp₂を発生する
一方ディスクコードを読み取ってディスクコードの内容
を表わすデータD_Cを出力するように構成されている。

A/D変換回路21には更にPLL回路23の出力パルスｃが供給
されている。A/D変換回路21においてはPLL回路23の出力
パルスｃによってMUSE信号のサンプリングがなされ、得
られたサンプル値が順次ディジタルデータに変換され
る。このA/D変換回路21から出力されるサンプルデータ
は、メモリ29及び同期検出回路30に供給される。同期検
出回路30にはPLL回路23の出力パルスｃが供給されてい
る。同期検出回路30は、後述する如くフレームパルス点
を検出してFP検出パルスp₁を出力する一方、同期信号の
位相基準点である128レベルのHDポイントとパルスｃ間
の位相差に応じたHD位相誤差信号e₁を出力すると共に、
HD信号波形によってHD信号を検出してHDポイントには必
ずしも同期しないHD検出信号e₂を出力し、かつクランプ
パルスｆの生成を行なう構成となっている。

一方、ディスクコード読取回路20から出力されたディス
クコード検出パルスp₂及び同期検出回路30から出力され
たFP検出パルスp₁は、周波数弁別回路25に供給される。
周波数弁別回路25は、例えば分周回路32から出力される
カウントクロックパルスｋによって２つの検出パルスp₁
〜p₂間又はp₂〜p₁間の期間においてカウントを行なって
得たデータをD/A変換して周波数弁別信号として出力す
ると共にこのD/A変換入力の上位３ビット程度の値が安
定したときサーボロック検出信号ｌを発生する構成とな
っている。この周波数弁別回路25から出力された周波数
弁別信号は、ループアンプ26を介して切換スイッチ11の
一入力となっている。また、サーボロック検出信号ｌ
は、システムコントローラ10に供給される。

同期検出回路30から出力されたHD検出信号e₂は、システ
ムコトローラ10、位相比較回路31、周波数弁別回路33及
びリセット回路40に供給される。位相比較回路31は、HD
検出信号e₂と分周回路32から出力される基準HD信号との
位相比較を行なって両信号間の位相差に応じた位相差信
号ｍを生成すると共にこの位相差信号ｍのレベルが所定
値以下になったときHDサーボロック検出信号ｎを発生す
る構成となっている。周波数弁別回路33は分周回路32か
ら出力されるカウントクロックパルスｋによってHD検出
信号e₂の周波数カウントを行なって得られたデータをD/
A変換して周波数弁別信号ｑとして出力する構成となっ
ている。分周回路32は、基準クロック発生回路24から出
力される基準クロックａを４分周してカウントクロック
パルスｋを生成すると同時に基準クロックａを480分周
して基準HD信号を生成する構成となっている。

また、リセット回路40は、システムコントローラ10から
出力される制御信号s_FによってHD検出信号e₂の発生時点
と同一のタイミングでリセット信号を分周回路32に供給
する構成となっている。このリセット回路40からリセッ
ト信号が出力されると、分周回路32においては、例えば
基準クロックａを480分周するための480進カウンタがリ
セットされ、リセット信号の発生時から新たに480進カ
ウンタのカウント動作が開始され、基準HD信号の位相が
リセットされる。従って、リセット回路40からリセット
信号が出力された後の最初のHD検出信号e₂の発生時にお
いては、基準HD信号とHD検出信号e₂間の位相誤差は、最
大でもディスク偏心分にほぼ等しくなる。従って、リセ
ット回路40によってHD検出信号e₂と基準HD信号間の位相
差に応じた位相差信号ｍをエラー信号とするサーボルー
プのロックを早めることができることとなる。

位相比較回路31から出力された位相差信号ｍ及び周波数
弁別回路33から出力された周波数弁別信号ｑは、ループ
フィルタ39に供給される。ループフィルタ39は、後述す
る如く位相差信号ｍ及び周波数弁別信号ｑの位相補償を
なす例えばアナログアクティブフィルタからなってお
り、このアナログアクティブフィルタはシステムコント
ローラから出力される制御信号s_Eによってその出力の制
御中心値を生ずる状態を取るように構成されている。こ
のループフィルタ39の出力は、切換スイッチ11の他入力
となっている。

切換スイッチ11は、システムコントローラ10から出力さ
れる制御信号s_Dによってループアンプ26の出力及びルー
プフィルタ39の出力のうちの一方を選択的に出力する構
成となっている。

切換スイッチ９から切換スイッチ11の出力が選択的に出
力され、かつ切換スイッチ11からループアンプ26の出力
が選択的に出力されるとき、ピックアップ７、RFアンプ
15、復調回路16、LPF17、ディスクコード読取回路20、
周波数弁別回路25、ループアンプ26、切換スイッチ11、
９、ドライブアンプ13及びスピンドルモータ２からなる
サーボループ（以下、FP/DCサーボループと称す）が閉
成されてスピンドルモータ２の回転速度がFP検出パルス
p₁及びディスクコード検出パルスp₂の周波数に応じて制
御され、これら検出パルスp₁,p₂による時間軸の粗調整
がなされる。

また、切換スイッチ９から切換スイッチ11の出力が選択
的に出力され、かつ切換スイッチ11からループフィルタ
39の出力が選択的に出力されるときピックアップ７、RF
アンプ15、復調回路16、LPF17、クランプ回路18、A/D変
換回路21、同期検出回路30、位相比較回路31、周波数弁
別回路33、ループフィルタ39、切換スイッチ11、９、ド
ライブアンプ13及びスピンドルモータ２からなるサーボ
ループ（以下、HDサーボループと称す）が閉成され、ス
ピンドルモータ２の回転速度がHD検出信号e₂の周波数及
びHD検出信号e₂と基準HD信号間の位相差に応じて制御さ
れ、HD信号による時間軸の粗調整がなされる。尚、この
HDサーボループに周波数系を加えているのは、ループの
ダンピングをとるためであり、位相系のみで構成するこ
とも可能である。

同期検出回路30から出力されるHD位相誤差信号e₁は、PL
L回路23における切換スイッチ34の一入力になってい
る。切換スイッチ34には位相比較回路35から出力される
位相誤差信号が他入力として供給されている。位相比較
回路35には分周回路32から出力された基準HD信号と分周
回路36によって480分周されたVCO37の出力とが供給され
ており、これら両信号間の位相差に応じた位相差信号が
生成される。切換スイッチ34は、システムコントローラ
10から出力される制御信号s_Cに応じてHD位相誤差信号e₁
及び位相比較回路35からの位相誤差信号のうちの一方を
選択的に出力する構成となっている。この切換スイッチ
34の出力は、ループフィルタ、ループゲイン調整アンプ
等からなる制御信号生成回路38を介してVCO37に制御入
力として供給され、PLLループが形成される。そして、V
CO37からHD位相誤差信号e₁又は基準HD信号との位相誤差
信号によって発振制御された16.2MHzを中心周波数とす
る可変タイミング信号が出力される。このVCO37の出力
がPLL回路23の出力ｃとしてA/D変換回路21、メモリ29及
び同期検出回路30に供給される。

メモリ29は、例えばFIFO（先入れ先出し）メモリからな
り、A/D変換回路21から出力されたサンプルデータをPLL
回路23の出力パルスｃに同期して順次書き込むと共に基
準クロック発生回路24から出力される基準クロックａに
同期して順次読み出す。

ここで、システムコントローラ10からの制御信号s_Cによ
って切換スイッチ34からHD位相誤差信号e₁が選択的に出
力されると、PLL回路23からHD検出信号e₁に位相同期し
た16.2MHzを中心周波数とする可変タイミング信号が出
力される。従って、この可変タイミング信号は、MUSE信
号と同一の時間軸変動を有し、この可変タイミング信号
によってサンプルデータがメモリ29に書き込まれ、書き
込まれたデータが時間軸変動のない基準クロックａによ
って読み出され、時間軸の微調整がなされる。この時間
軸の微調整によりディスクの偏心等に起因するジッタが
除去される。このメモリ29から読み出された一連のサン
プルデータは、デコーダ（図示せず）等に供給される。

システムコントローラ10は、例えばプロセッサ、ROM、R
AM、時間管理用のタイマ等からなるマイクロコンピュー
タで形成されている。このシステムコントローラ10に
は、ポテンショメータの出力電圧v_P、同期検出回路30に
おいて生成されるHD検出OK信号ｄ及びHD検出信号e₂、FP
検出パルスp₁、ディスクコード検出パルスp₂、ディスク
コード読取回路20の出力データD_C、FP/DCサーボロック
検出信号ｌ、HDサーボロック検出信号ｎ、操作部（図示
せず）のキー操作に応じた指令等が入力される。システ
ムコントローラ10において、プロセッサはROMに予め格
納されているプログラムに従って入力された信号を処理
し、制御信号s_A〜s_F等によって各部を制御する。

ここで、上記実施例におけるディスクコード読取回路20
の具体的な構成を第３図に示す。第３図に示す如く、LP
F17の出力は、カップリングコンデンサC_Oを介してコン
パレータ201の正側入力端子に供給される。このコンパ
レータ201の正側入力端子は、バイアス抵抗R_Oを介して
接地されている。また、コンパレータ201の負側入力端
子は、接地されている。

コンパレータ201の出力は、Ｄ形フリップフロップ等か
らなるラッチ回路202に供給されている。ラッチ回路202
のクロック入力端子には基準クロックａが供給されてい
る。ラッチ回路202には基準クロックａによってコンパ
レータ201の出力が次の基準クロックａの発生時まで記
憶保持される。このラッチ回路202の出力は、ヘッダ検
出回路203に供給される。

ヘッダ検出回路20は、例えばディジタルコンパレータに
よってディスクコードのヘッダ部すなわち同期パターン
コードを形成している８ビットのパターンと同一パター
ンを有する基準コードと入力コードのパターンとを比較
してディスクコードのヘッダ部を検出し、検出信号を出
力する構成となっている。このヘッダ検出回路203から
出力された検出信号は、ディスクコードデコーダ204に
供給される。ディスクコードデコーダ204は、ヘッダ検
出信号に応答してラッチ回路202の出力を順次メモリに
書き込み、バイフェーズ変調された所定数ビットのデー
タが入力されたか否かの判定を行ない、所定数ビットの
データが入力されたと判定されたときディスクコード検
出パルスp₂及びディスクコードの内容を表わすデータD_C
を出力するように構成されている。

以上の如きディスクコード読取回路20の作用について
は、特願平１−31646号に詳述されているので、ここで
は省略する。

このディスクコード読取回路20から出力されたディスク
コード検出パルスp₂及び同期検出回路30から出力された
FP検出パルスp₁が供給される周波数弁別回路25の具体的
な構成を第４図に示す。第４図に示す如く、FP検出パル
スp₁は、制御回路251に直接供給され、ディスクコード
検出パルスp₂は、遅延回路252を介して制御回路251に供
給される。遅延回路252は、検出パルスp₂を所定時間だ
け遅延して検出パルスp₁,p₂間のタイミングを調整して
いる。

制御回路251において、検出パルスp₁及び遅延回路252に
よって遅延された検出パルスp₂は、それぞれＤ形フリッ
プフロップ253,254のＤ入力になっている。Ｄ形フリッ
プフロップ253,254のクロック入力端子にはカウントク
ロックｋが供給されている。従って、検出パルスp₁及び
遅延回路252によって遅延された検出パルスp₂が制御回
路252に供給される毎にカウントクロックｋの立ち上り
エッジから次の立ち上りエッジまでの期間存在するパル
スp₁′,p₂′が出力される。これらパルスp₁′,p₂′は、
OR（論理和）ゲート255を介してラッチパルス発生回路2
56及びロードパルス発生回路257に供給される。また、
それと共にパルスp₁′は、Ｒ−Ｓフリップフロップ258
のセット入力端子に供給され、p₂′は、Ｒ−Ｓフリップ
フロップ258のリセット入力端子に供給される。

ラッチパルス発生回路256は、例えば入力パルスを所定
時間だけ遅延する遅延回路とこの遅延回路の出力によっ
てトリガされる単安定マルチバイブレータとからなり、
パルスp₁′又はp₂′の発生時から1/2クロック期間より
小なる時間T₁後に時間T₂［但し、（T₁＋T₂）＜１クロッ
ク期間］に亘って存在するラッチパルスp_Aを出力する構
成となっている。また、ロードパルス発生回路257は、
ラッチパルス発生回路256と同様に形成されており、パ
ルスp₁′又はp₂′の発生時から時間T₃［但し、T₃＞（T₁
＋T₂）］後に時間T₄［但し、（T₁＋T₂＋T₃＋T₄）＞１ク
ロック期間］に亘って存在するロードパルスp_Bを出力す
る構成となっている。また、Ｒ−Ｓフリップフロップ25
8のＱ出力は、ロードデータ切換制御信号p_Cとしてロー
ドデータ発生回路259に供給されている。

ロードデータ発生回路259は、ロードデータ切換制御信
号p_Cが高レベルのときは例えば“120"に対応するデータ
を発生し、ロードデータ切換制御信号p_Cが低レベルのと
きは“0"に対応するデータを発生する構成となってい
る。このロードデータ発生回路259の出力データは、カ
ウンタ260に供給されている。カウンタ260は、ロードパ
ルスp_Bの存在期間中のカウントクロックｋの立ち上りエ
ッジによってロードデータ発生回路259の出力データを
計数データとしてプリセツトし、カウントクロックｋに
よってカウントアップする構成となっている。このカウ
ンタ260の出力データは、ラッチ回路261に供給される。
ラッチ回路261のクロク入力端子にはラッチパルスp_Aが
供給されており、このラッチパルスp_Aによってカウンタ
260の出力データがラッチ回路261に保持される。

ラッチ回路261の保持データは、D/A変換回路262によっ
てアナログ信号に変換され、周波数弁別信号として出力
される。

以上の構成において、検出パルスp₁及び遅延回路252に
よって遅延された検出パルスp₂が制御回路251に供給さ
れると、これらパルスが第５図（Ａ）に示す如きカウン
トクロックｋによってそれぞれＤ形フリップフロップ25
3及び254に保持され、Ｄ形フリップフロップ253及び254
からそれぞれ同図（Ｂ）及び同図（Ｃ）に示す如くカウ
ントクロックｋの立ち上りエッジから次の立ち上りエッ
ジまでの期間存在するパルスp₁′,p₂′が出力される。
そうすると、同図（Ｄ）に示す如くパルスp₁′又はp₂′
の発生時から時間T₁後に時間T₂に亘ってラッチパルスp_A
が出力される。また、それと共に同図（Ｅ）に示す如く
パルスp₁′又はp₂′の発生時から時間T₃後に時間T₄に亘
ってロードパルスp_Bが出力される。

ロードパルスp_Bの存在期間中のカウントクロックｋの立
ち上りエッジによってカウンタ260にロードデータ発生
回路259の出力データがプリセットされる。従って、ロ
ードパルスp_Bの発生直前のカウンタ260の計数値は、検
出パルスp₁の発生時からp₂の発生時までのカウントクロ
ックｋの発生数N₁、又は検出パルスp₂の発生時からp₁の
発生時までのカウントクロックｋの発生数N₂に応じた値
となる。

ここで、フレームパルスは、１番目及び２番目のライン
に挿入され、ディスクコードは、564番目のラインに挿
入されている。従って、検出パルスp₁は、３番目のライ
ンの最初のクロックに同期して出力され、検出パルス56
5番目のラインの最初のクロックに同期して出力される
ようにすることができる。そうすると、ディスク１の回
転数が規定の値になったときの検出パルスp₁の発生時か
らp₂の発生時までのカウントクロックｋの発生数N₁は、
（561＋１）×120＝67440となり、検出パルスp₂の発生
時からp₁の発生時までのカウントクロックｋの発生数N₂
は、（561＋２）×120＝67560となり、発生数N₁,N₂は、
互いに120だけ異なる値となる。

しかしながら、第５図（Ｆ）に示す如く検出パルスp₁の
発生時にはＲ−Ｓフリップフロップ258がセットされて
ロードデータ切換指令信号p_Cは高レベルとなり、検出パ
ルスp₂の発生時にはＲ−Ｓフリップフロップ258がリセ
ットされてロードデータ切換指令信号p_Cは低レベルとな
る。このため、検出パルスp₁の発生時にはロードデータ
発生回路259から“120"に対応するデータが出力されて
カウンタ260にプリセットされ、検出パルスp₂の発生時
にはロードデータ発生回路259から“0"に対応するデー
タが出力されてカウンタ260にプリセットされる。この
結果、ロードパルスp_Bの発生直前のカウンタ260の計数
値の中心値は一定となり、ロードパルスp_Bによってラッ
チ回路261に保持されたデータはそのまま検出パルスp₁,
p₂の周波数に応じたデータとして使用することができる
こととなる。従って、このラッチ回路261の出力データ
をアナログ信号に変換するD/A変換回路262の出力は周波
数弁別信号として使用することができ、容易に周波数弁
別がなされることとなる。

以上の如く、２つの検出パルスp₁,p₂を用いて周波数弁
別を行なっているので、単一の検出パルスのみを用いる
場合に比してエラー信号のサンプリング周波数が30Hzか
ら２倍の60Hz相当にすることができ、サーボループの帯
域を広げやすく、速応性の向上を図ることができる。ま
た、周波数の計測のためのサンプル・ホールドに要する
無駄時間が半分になるため、サーボループの安定性を確
保しやすいのである。

特に、CLVディスクの引き込み時などFGサーボ系からの
切換時に最初のフレームパルス又はディスクコードを持
つ最大無駄時間が1/60秒以下となり、フレームパルス又
はディスクコードを単独で用いた場合の最大無駄時間で
ある1/30秒の半分となり、特殊再生等の場合に有効であ
る。

尚、検出パルスp₁の発生時からp₂の発生時までのカウン
トクロックｋの発生数N₁をカウントする際、カウント値
として120がプリセットされるので、120クロック期間に
対応する周波数未満の周波数の弁別は行なえないことと
なるが、後述する如くFGサーボループによってスピンド
ルモータ２の回転速度が規定値に近い値になったのちに
周波数弁別回路25を含むFP/DCサーボループがオンにな
るので、問題はない。

また、上記実施例においては、検出パルスp₁の発生時か
らp₂の発生時までの期間においては120をプリセットし
たのちカウントを行なうようにしていたが、120進カウ
ンタを別途設け、検出パルスp₂の発生時からp₂の発生時
までの期間においては、この120進カウンタによるカウ
ントの完了後にカウンタ260によるカウントを行なうよ
うにしてもよい。

次に、上記実施例における同期検出回路30の具体的な構
成を第６図に示す。第６図に示す如く、A/D変換回路21
の出力データはFP検出回路301、HDパターン検出回路30
2、遅延回路303に供給される。また、PLL回路23の出力
パルスｃは、FP検出回路301、HD検出窓発生回路304、HD
パターン検出回路302、遅延回路303、HD位相検出回路30
5及びクランプパルス発生回路306に供給される。

FP検出回路301は、MUSE信号中のフレームパルスをパタ
ーン認識によって検出してFP検出パルスp₁を出力する。
このFP検出回路301としては、例えばA/D変換回路21の出
力データとこのA/D変換回路21の出力データを２クロッ
ク期間だけ遅延して得たデータとの差の絶対値が所定値
以上になったときエッジがあったと判定するエッジ検出
をなし、このエッジ検出によってパターン認識を行な
い、FP検出パルスp₁を出力する構成とすることができ
る。かかる構成のFP検出回路301からのFP検出パルスp₁
は、HD検出窓発生回路304及びクランプパルス発生回路3
06に供給される。HD検出窓発生回路304には、更にディ
スクコード検出パルスp₂が供給される。HD検出窓発生回
路304は、FP検出パルスp₁又はディスクコード検出パル
スp₂によってフレームパルス点ｐ又はディスクコードの
挿入されているラインの直後のHD信号を検出するための
24クロック期間に亘って存在する検出窓信号ｈを発生
し、こののちHDパターン検出回路302から出力されるHD
検出信号e₂の立ち上がり点を基準にして465クロック期
間後の時点から489クロック期間の時点までの24クロッ
ク期間に亘って存在する信号を検出窓信号ｈとして出力
するという動作をFP検出パルスp₁及びディスクコード検
出パルスp₂が発生する毎に繰り返して行なう。

検出窓信号ｈは、HDパターン検出回路302に供給され
る。HDパターン検出回路302は、検出窓信号ｈが存在す
るときのみ第７図（Ａ）に示す如きHD信号の存在をパタ
ーンによって認識し、同図（Ｂ）に示す如きクロックパ
ルスｃに同期して同図（Ｃ）に示す如くHD検出信号e₂を
生成する。このHDパターン検出回路302におけるパター
ン認識は、例えばHDポイントの直前及び直後の３クロッ
ク期間程度におけるパターンに対して行なわれる。HDポ
イントは、ジッタがない場合、HD検出信号e₂の立ち上が
り点から477クロック期間離れて存在することになるの
で、HD検出窓発生回路304から出力されるHD検出窓信号
ｈは次のHDポイントを中心に24クロック期間に亘って存
在することとなる。この24クロック期間幅がHD検出範囲
となる。

尚、PLL回路23において、位相比較回路35の出力が選択
的に制御信号生成回路38に供給されているときは、パル
スｃは、HD信号の位相基準点に同期せず、HD検出信号e₂
は第８図に示す如く位相基準点から２〜４パルス分（３
パルス中心）の遅延をもったタイミングで出力される。
しかし、このようなHD検出信号e₂の位相誤差は、スピン
ドルサーボ系で問題となるものではなく、切換スイッチ
34の切換によって時間軸の微調整が開始されてパルスｃ
の位相が変化してもスピンドルサーボにはほとんど影響
がない。これは、スピンドルサーボ系のループ帯域とジ
ッタ制御PLLのループ帯域間におよそ100倍程度の差があ
ることによる。

また、MUSE信号をA/D変換して得られたデータは、遅延
回路303によって所定クロック期間だけ遅延されたのちH
D位相検出回路305に供給される。HD位相検出回路305
は、最初のHD検出信号e₂の発生後の最初のクロックパル
スｃに同期して遅延回路303の出力データからHDポイン
トの基準値である128レベルを差し引いて得た値に対応
するレベルを有するアナログ信号を生成してHD位相誤差
信号e₁として出力し、以後480クロック期間おきに同様
にして得たアナログ信号をHD位相誤差信号e₁として出力
する。また、それと共にHD位相検出回路44は、480クロ
ック期間毎のHD検出信号e₁及びe₂の発生によってHD検出
OK信号ｄを出力する。このHD位相検出回路305から出力
されたHD位相誤差信号e₁は、HDポイントに対するクロッ
クパルスｃの位相誤差情報を有している。このHD位相誤
差信号e₁をループフィルタ等を介してVCOに供給し、こ
のVCOからクロックパルスｃを得るようにすることによ
りHDポイントに同期したクロックパルスｃが得られ、ま
た、このクロックパルスｃによって時間軸の微調整をな
すことができる。

尚、HD検出信号e₂の発生時点から３クロック期間前にHD
ポイントが位置するので、遅延回路303は、この遅延調
整をなすために設けられたものであり、ラッチ回路等に
よって構成される。

また、クランプパルス発生回路306は、FP検出パルスp₁
及びHD検出OK信号ｄによってMUSE信号の例えば第563ラ
インに設けられているクランプレベル期間を検出して当
該期間に亘ってクランプパルスｆを出力する。このクラ
ンプパルスｆは、MUSE信号の直流再生のためになすクラ
ンプの際に使用することができる。

次に、ループフィルタ39の具体的な構成を第９図に示
す。同図において、位相差信号ｍはスイッチ51及びCR回
路52を介してオペアンプ53の負側入力端子に供給され
る。CR回路52は、スイッチ51とオペアンプ53の負側入力
端子間に直列接続された抵抗R₁及びコンデンサC₁からな
っている。また、周波数弁別信号ｑは、スイッチ54及び
CR回路55を介してオペアンプ53の負側入力端子に供給さ
れる。CR回路55は、スイッチ54とオペアンプ53の負側入
力端子間に直列接続された抵抗R₂及びコンデンサC₂と、
スイッチ54とオペアンプ53の負側入力端子間に直列接続
された抵抗R₃及びコンデンサC₃とからなっている。

オペアンプ53の負側入力端子と出力端子間には抵抗R₄及
びコンデンサC₄が直列接続されている。これら抵抗R₄及
びコンデンサC₄の直列接続点には抵抗R₅を介して所定の
電圧V_Cが印加されている。また、オペアンプ53の負側入
力端子と出力端子間には更にスイッチ56が接続されてい
る。また、オペアンプ53の正側入力端子には抵抗R₆を介
して電圧V_Cが印加されている。これらCR回路52、55、オ
ペアンプ53、抵抗R₄、R₅、R₆、コンデンサC₄、スイッチ
56によってアクティブフィルタ57が形成されている。こ
のアクティブフィルタ57の出力は、アンプ58を介してル
ープフィルタ39の出力として切換スイチ11の他入力にな
る。

スイッチ51、54は、システムコントローラ10から出力さ
れる制御信号s_Eが例えば高レベルになったときオンにな
る構成となっており、スイッチ56は、システムコントロ
ーラ10からの制御信号s_Eが例えば低レベルになったとき
オンになる構成となっている。これらスイチ51、54がオ
ン、かつスイッチ56がオフのときは、位相差信号ｍ及び
周波数弁別信号ｑの位相補償作用が働くが、スイッチ5
1、54がオフ、かつスイッチ56がオンのときは、後述す
る如く出力のレベルが所定レベルにクランプされ、かつ
コンデンサC₄がノンチャージ状態になる（以下、この状
態をクランプ状態と称する）。

以上の構成におけるシステムコントローラ10のプロセッ
サの動作を第10図のフローチャートを参照して説明す
る。

メインルーチン等の実行中に操作部のキー操作によりス
タート指令が発せられると、プロセッサは制御信号s_A〜
s_Eによって各スイッチの初期設定を行ない、切換スイッ
チ９から加速信号生成回路12の出力が選択的に出力さ
れ、スイッチ19及びループフィルタ39におけるスイッチ
51、54はオフになり、ループフィルタ39におけるスイッ
チ56はオンになり、切換スイッチ11からはループアンプ
26の出力が選択的に出力され、かつ切換スイッチ34から
は基準HD信号が選択的に出力されるようにする（ステッ
プS1）。このステップS1によってループフィルタ39は、
クランプ状態となる。

次いで、プロセッサはピックアップ７を担持しているス
ライダを半径方向に移送するスライダモータの駆動回路
に駆動指令を送出してプレイ動作の開始位置にピックア
ップ７を移動させ（ステップS2）、起動信号生成回路12
にオン指令信号ｉを送出してスピンドルモータ２を加速
させると共に時間管理用のタイマをスタートさせる（ス
テップS3）。

次いで、プロセッサはディスクコード読取回路20及び同
期検出回路30からそれぞれディスクコード検出パルスp₂
及びFP検出パルスp₁が出力されているか否かの判定（ス
テップS4）とタイムオーバーか否かすなわち時間管理用
のタイマの出力データが所定値以上になっているか否か
の判定（ステップS5）とを交互に行なうことによって、
検出パルスp₁,p₂が起動時から所定時間以内に出力され
るか否かの判定をなす。ステップS4、S5によって検出パ
ルスp₁,p₂が所定時間以内に出力されたと判定されたと
きは、プロセッサは制御信号s_Aによって切換スイッチ９
から切換スイッチ11を経たループアンプ26の出力が選択
的に出力されるようにしてFP/DCサーボループをオンに
すると共に時間管理用のタイマを再スタートさせる（ス
テップS6）。

次いで、プロセッサFP/DCサーボロック検出信号ｌ及びH
D検出信号e₂がFP/DCサーボループオン後所定時間以内に
出力されるか否かの判定を行なう（ステップS7、S8）。
ステップS7、S8によってFP/DCサーボロック検出信号ｌ
及びHD検出信号e₂が所定時間以内に出力されたと判定さ
れたときは、プロセッサは制御信号s_Fをリセット回路40
に供給して分周回路32をリセットし（ステップS9）、次
のHD検出信号e₂によりHD位相誤差が位相比較回路31から
出力される時点を検知して制御信号s_Dによって切換スイ
ッチ11からループフィルタ39の出力が選択的に出力され
るようにしてHDサーボループをオンにすると共に時間管
理用のタイマを再スタートさせ、かつ制御信号s_Eによっ
てループフィルタ39におけるスイッチ51、54をオンに
し、56をオフにしてクランプ状態を解除する（ステップ
S10）。こののち、プロセッサはHDサーボロック検出信
号ｎがHDサーボループオン後所定時間以内に出力される
か否かの判定を行なう（ステップS11、S12）。ステップ
S11、S12によってHDサーボロック検出信号ｎが所定時間
以内に出力されたと判定されたときは、プロセッサはス
テップS1に移行する直前に実行していたルーチンの実行
を再開する。ステップS11、S12によってHDサーボロック
検出信号ｎが所定時間以内に出力されなかったと判定さ
れたときは、プロセッサは検出パルスp₁,p₂が出力され
ているか否かを判定する（ステップS13）。ステップS12
において検出パルスp₁,p₂が出力されていると判定され
たときは、プロセッサは再びステップS6に移行する。

ステップS4、S5によって検出パルスp₁,p₂が所定時間以
内に出力されなかったと判定されたときは、プロセッサ
は制御信号s_Aによって切換スイッチ９から制御信号生成
回路８の出力が選択的に出力されるようにしてFGサーボ
ループをオンにする（ステップS14）。こののち、プロ
セッサは検出パルスp₁,p₂が出力されるか否かの判定を
繰り返して行ない（ステップS15）、検出パルスp₁,p₂が
出力されたと判定されたときのみステップS6に移行す
る。

また、ステップS7、S8によってFP/DCサーボロック検出
信号ｌ及びHD検出信号e₂が所定時間以内に出力されなか
ったと判定されたとき、及びステップS13において検出
パルスp₁,p₂が出力されていないと判定されたときもプ
ロセッサはステップS14に移行する。

以上の動作におけるステップS3によってスピンドルモー
タ２の回転動作が起動され、ディスク１の回転速度が徐
々に加速される。ディスク１の回転速度が規定の回転速
度に近付いてディスクコードの伝送レートによって定ま
る所定の範囲内の値になると、復調回路16から出力され
るMUSE信号中のディスクコードの読取が可能となり、デ
ィスクコード読取回路20からディスクコード検出パルス
p₂が出力される。また、それと同時に同期検出回路30か
らは、フレームパルスがパターン認識により検出され、
検出パルスp₁が出力される。

検出パルスp₁,p₂が起動時から所定時間内に出力される
と、ステップS4〜S6によってFP/DCサーボループがオン
になる。また、このとき周波数弁別回路25においては、
検出パルスp₁が出力されてから検出パルスp₂が出力され
るまでの時間間隔及び検出パルスp₂が出力されてから検
出パルスp₁が出力されるまでの時間間隔の測定がなさ
れ、得られた値に応じたレベルを有する誤差信号が生成
されて周波数弁別がなされる。この周波数弁別回路25か
ら出力された誤差信号によってFP/DCサーボループが動
作する。FP/DCサーボループは、検出パルスp₁,p₂を用い
た周波数制御ループとなっているため、検出パルスp₁又
はp₂単独でループを構成する場合に比してループ帯域を
広くすることが可能であり、速応性、安定性ともに向上
を図ることができる。尚、必要であれば、位相制御をか
けることも可能である。

このFP/DCサーボループによってディスク１の回転速度
を規定の回転速度の±数％の範囲内の値にすることがで
きる。

FP/DCサーボループがロック状態になると、同期検出回
路30におけるHD検出が可能になり、HD検出信号e₂が出力
される。FP/DCサーボループがオンになってから所定時
間以内にこのFP/DCサーボループがロック状態になり、
かつHD検出信号e₂が出力されると、ステップS7〜S10に
よってFP/DCサーボループがオフになると同時にHDサー
ボループがオンになり、HD信号による時間軸の粗調整が
開始される。

HD信号は、ディスクコードに比して周波数レートが高い
ので、HDサーボループがオンすることによってスピンド
ルサーボループのループ帯域を広げるなどのループ特性
の向上を図ることができ、スピンドルサーボの安定性が
良好となる。

このHDサーボループがオンになる前は、ループフィルタ
39において、スイッチ51、54がオフであり、かつスイッ
チ56がオンであるので、アクティブフィルタ57の出力電
圧V_Oは、オペアンプ53の負側入力端子に印加されている
電圧V_Cに等しくなる。また、それと同時に同期検出回路
30におけるHD検出が可能になる前の位相差信号ｍ及び周
波数弁別信号ｑがアクティブフィルタ57に供給されず、
また抵抗R₄とコンデンサC₄との直列接続点に電圧V_Cが印
加されているので、コンデンサC₄の両端間には電圧が印
加されず、コンデンサC₄は電荷が蓄積されてない状態
（ノンチャージ状態）になっている。

ここで、HDサーボループのロック時のアクティブフィル
タ57の出力電圧V_Oが電圧V_Cに等しくなることとしている
故、HDサーボループがオンになる前にコンデンサC₄はHD
サーボループのロック時のチャージ状態に近い状態とな
る。従って、HDサーボループのオン時において、スイッ
チ51、54がオンになり、かつスイッチ56がオフになって
ループフィルタ39のクランプ状態が解除される瞬間にル
ープフィルタ39の出力がHDサーボループの制御中心値に
等しくなるのである。また、それと共にステップS9によ
り基準HD信号を発生する分周回路32がリセットされ、基
準HD信号の位相とHD検出パルスe₂間の位相差をディスク
偏心分以下にしてHDサーボループオン直後の初期変動を
抑えることができるので、HDサーボループのロックイン
が迅速になされるのである。

尚、上記実施例においてはHDサーボループのオンと同時
にスイッチ51、54がオンになり、かつスイッチ56がオフ
になってクランプ状態が解除されるとしたが、HDサーボ
ループのオン時から若干遅れたタイミングでクランプ状
態が解除されるようにしてもよく、そうすることによっ
てHDサーボループに外乱が与えられることを確実になく
すことができることとなる。

また、HDサーボループの応答は臨界制動的であることが
望ましく、HDサーボループの制動係数は１付近に設定す
るとよい。また、HDサーボループのロック時にはコンデ
ンサC₄にはオフセット分が充電されることがあるが、抵
抗R₄とコンデンサC₄との直列接続点にはロック時の出力
電圧V_Oにほぼ等しい程度の電圧を印加すれば実用上問題
はない。

また、検出パルスp₁,p₂が起動時から所定時間以内に出
力されなかったとき及びFP/CDサーボループがオンにな
ってから所定時間以内にこのFP/DCサーボループがロッ
ク状態になり、かつHD検出信号e₂が出力されなかったと
き並びにHDサーボループがオンになってから所定時間以
内にロック状態にならず、かつ検出パルスp₁,p₂が出力
されないときは、ステップS13によってFGサーボループ
がオンになる。このFGサーボループは、ディスクコード
検出及びFP検出が万一行なえないときの保護のためのも
のであり、FGサーボループがオンになると、F/V変換回
路４の出力電圧が基準電圧発生回路６から出力された基
準電圧と等しくなるようにスピンドルモータ２の回転速
度が制御される。

ここで、CLV（線速度一定）ディスクの演奏時の線速度
ｖとディスクの回転数Ｎ［rpm］との関係は、ピックア
ップの半径位置をｒとすれば、Ｎ＝（v/2πｒ）×60と
いう式で表わされ、第11図のグラフで示す如くなる。こ
のとき、基準電圧発生回路６は、ポテンショメータの出
力電圧によって示されるピックアップの半径位置が例え
ば第11図に示す如く可変範囲を９分割して得た各範囲の
うちのいずれに存在する位置であるかを検知し、互いに
異なる９レベルのうちの検知した範囲に対応する１つを
基準電圧として生成するように構成することができる。
また、F/V変換回路４は、第12図に示す如く変動回転数
範囲内で直線性を保つように構成することができる。こ
うすることにより、ディスク１の回転速度は、FGサーボ
により規定の回転速度より若干高いか又は低い値に制御
され、フレームパルス及びディスクコード検出が可能と
なる。

また、制御信号s_Cによって切換スイッチ34からHD検出信
号e₁が選択的に出力されるようにすると、既に説明した
如くPLL回路23からHD検出信号e₁に位相同期した可変タ
イミング信号が出力されて時間軸の微調整が開始され、
ディスクの偏心等に起因するジッタが除去される。この
とき、スピンドルサーボループは、HDサーボループであ
ってもその帯域は十数Hz、ジッタ制御系のPLLループの
帯域は数KHzであるため、PLLループの応答は速く、PLL
ループ切換えによる引込みは瞬時に行なわれ、スピンド
ルサーボ系に外乱が与えられることはない。

従って、PLLループの切換えは、FP/CDサーボループがロ
ック状態になってHD検出が可能になった時点で行なって
もよいが、スピンドル系のHDサーボループがロック状態
になった時点で行なうようにしてもよい。

また、制御信号s_Bによりスイッチ19がオンになると、MU
SE信号のクランプが開始されるが、このMUSE信号のクラ
ンプの開始は、HD検出OK信号ｄが出力されてから行なう
ようにするとよい。

以上、起動時の各部の動作について説明したが、次にス
キャン時の各部の動作について第13図のフローチャート
を参照して説明する。

メインルーチン等の実行中にタイマ等による割り込みに
よってプロセッサはステップS21に移行し、例えばスキ
ャンフラグがセットされているか否かによりスキャン動
作中であるか否かを判定する。尚、スキャンフラグは、
スキャン動作を制御するルーチン（図示せず）によって
スキャン動作中においてセットされるものとする。

ステップS21においてスキャン動作中でないと判定され
たときは、プロセッサはステップS21に移行する直前に
実行していたルーチンの実行を直ちに再開し、スキャン
動作中であると判定されたときはHDサーボロック検出信
号ｎが出力されているか否かを判定する（ステップS2
2）。ステップS22においてHDサーボロック検出信号ｎが
出力されていないと判定されたときは、プロセッサは制
御信号s_Dによって切換スイッチ11からループアンプ26の
出力が選択的に出力されるようにしてFP/DCサーボルー
プをオンにすると共に制御信号s_Eによってループフィル
タ39をクランプ状態にする（ステップS23）。

ステップS22においてHDロック検出信号ｎが出力されて
いると判定されたときは、プロセッサは例えばスキャン
フラグがクリヤされているか否かによりスキャン動作を
終了したか否かを判定する（ステップS24）。ステップS
24において、スキャン動作が終了していないと判定され
たときはプロセッサは再びステップS22に移行し、スキ
ャン動作が終了したと判定されたときはプロセッサはス
テップS21に移行する直前に実行していたルーチンの実
行を再開する。

ステップS23によってFP/DCサーボループをオンにしたの
ちは、プロセッサは検出パルスp₁,p₂が出力されている
か否かを判定する（ステップS26）。ステップS26におい
て検出パルスp₁,p₂が出力されていると判定されたとき
は、プロセッサはFP/DCサーボロック検出信号ｌが出力
されているか否かを判定する（ステップS27）。ステッ
プS26において検出パルスp₁,p₂が出力されていないと判
定されたときは、プロセッサは制御信号s_Aによって切換
スイッチ９から制御信号生成回路８の出力が選択的に出
力されるようにしてFGサーボループをオンにし（ステッ
プS28）、検出パルスp₁,p₂が出力されているか否かの判
定を繰り返して行ない（ステップS29）、検出パルスp₁,
P₂が出力されたと判定されたときのみステップS23に移
行する。

ステップS27においてFP/DCサーボロック検出信号ｌが出
力されていると判定されたときは、プロセッサは制御信
号s_Fをリセット回路40に供給して分周回路32をリセット
し（ステップS30）、次のHD検出信号e₂によりHD位相誤
差が位相比較回路31から出力される時点を検知して制御
信号s_Dによって切換スイッチ11からループフィルタ39の
出力が選択的に出力されるようにしてHDサーボループを
オンにすると共に制御信号s_Eによってループフィルタ39
におけるスイッチ51、54をオンにし、56をオフにしてク
ランプ状態を解除し（ステップS31）、再びステップS22
に移行する。

以上の動作におけるステップS22、S23によってスキャン
中にHDサーボループが非ロック状態になると、FP/DCサ
ーボループがオンになり、FP/DCサーボループによる時
間軸の粗調整がなされる。スキャン動作中は、このFP/D
Cサーボループが支配的になり、スキャン動作終了後
は、ステップS26〜S31によりHDサーボループが再びオン
になる。このHDサーボループが再びオンになるときも、
基準HD信号を発生する分周回路32がリセットされ、基準
HD信号の位相とHD検出パルスe₂間の位相差をディスク偏
心分以下にしてHDサーボループオン直後の初期変動を抑
えることができると共にループフィルタ39におけるスイ
ッチ51、54、56の作用によってHDサーボループにコンデ
ンサC₄による外乱は与えられないので、HDサーボループ
のロックインが迅速になされるのである。

また、スキャン動作中もディスクコード検出が不能にな
ったときは、ステップS28によりFGサーボループがオン
になる。また、スキャン動作中であってもFP/DCサーボ
ループがロック状態になり、HD検出が可能になってHDサ
ーボループがオンになることもあり得る。

第14図は、同期検出回路30の他の例を示すブロック図で
あり、FP検出回路301,HDパターン検出回路302,遅延回路
303,HD検出窓発生回路304,HD位相検出回路305,クランプ
パルス発生回路306は、第６図の回路と同様に接続され
ている。しかしながら、本例におけるHDパターン検出回
路302は、HD検出信号e₂を生成すると共にHDポイントよ
り１クロック前及び１クロック後の低レベル部及び高レ
ベル部のレベルを検出し、検出した各レベルを表わすデ
ータをHD位相検出回路305に供給するように構成されて
いる。

このHDパターン検出回路302の出力データは、位相検出
回路305における平均値算出回路311に供給されてHDポイ
ントより１クロック前及び１クロック後の低レベル部及
び高レベル部のレベルの平均値が算出される。この平均
値算出回路311の出力データは、切換スイッチ312の一方
の入力端子に供給される。切換スイッチ312の他方の入
力端子にはHDポイントのレベルである128レベルを表わ
すデータが図示せぬデータ発生回路から供給されてい
る。切換スイッチ312の制御入力端子には、例えばシス
テムコントローラ10から制御信号s_Bが供給されており、
切換スイッチ312は、この制御信号s_Bによってスイッチ1
9がオフのときすなわちクランプ回路18におけるクラン
プがなされていないときは平均値算出回路311の出力を
選択的に出力し、スイッチ19がオンになってクランプ回
路18におけるクランプがなされるようになると128レベ
ルを表わすデータを選択的に出力する構成となってい
る。

切換スイッチ312の出力データは、減算回路313に供給さ
れてHDポイントレベル抽出回路314の出力データが差し
引かれる。HDポイントレベル抽出回路314は、遅延回路3
03の出力データをHD検出信号e₂のエッジにっよって保持
することによりHDポイントのレベルを抽出する構成とな
っている。

減算回路313の出力データは、レベル・位相誤差変換回
路315に供給される。レベル：位相誤差変換回路315は、
例えば減算回路313の出力データに所定の値を掛け合わ
せることにより位相誤差を表わすデータに変換する構成
となっている。このレベル・位相誤差変換回路315の出
力は、D/A変換回路316によってアナログ信号に変換され
てHD位相誤差信号e₁として出力される。また、レベル・
位相誤差変換回路315の出力データは、ロック検出回路3
17に供給されており、レベル・位相誤差変換回路315の
出力データの値が所定値以下になるとロック検出回路31
7からHD検出OK信号ｄが出力される。

以上の構成におけるHDポイントレベル抽出回路314によ
って抽出されたレベルが第15図のＢ点のレベルであった
とすると、このＢ点のレベルとHDポイントＡのレベルで
ある128レベルとの差Δｖに対応する位相差Δθが位相
誤差である。ところが、クランプ回路18においてクラン
プがなされていない場合は、HDポイントＡのレベルが安
定していない可能性がある。しかしながら、この場合は
平均値算出回路311の出力が選択的に減算回路313に供給
され、HDポイントより１クロック前及び１クロック後の
低レベル部及び高レベル部のレベルの平均値をHDポイン
トＡのレベルとしてサンプルポイントＢのレベルとの差
に対応する位相差Δθが計算されるので、位相誤差の検
出が誤りなくなされるのである。

尚、上記実施例においては、ループフィルタ39は、位相
差信号ｍ及び周波数弁別信号ｑをアナログ信号のまま処
理するように構成されているとしたが、ループフィルタ
39は、ディジタルフィルタを使用して構成するともでき
る。その場合、例えば特願昭63−207117号の第10図に示
されている如く構成するとよい。

また、上記実施例においては、同期検出回路30における
HD位相検出回路305は、HD位相誤差検出信号e₁及びHD検
出OK信号ｄのみを出力するように構成されているとした
が、HD位相検出回路305から更にHD位相誤差検出信号e₁
と同タイミングでパルスe₂′が出力されるようにし、こ
のパルスe₂′HD検出信号e₂に代えて位相比較回路31,周
波数弁別回路33に供給してもよい。

発明の効果以上詳述した如く本発明による時間軸制御装置において
は、第１指令に応じてオンとなって読取信号中のHD信号
に基づいて記録ディスクの回転速度の制御による時間軸
制御をなすHDサーボループと、第２指令に応じてオンと
なって読取信号中のディスクコードを検出する毎に検出
信号を発生してこの検出信号と読取信号中のフレームパ
ルス間の時間間隔に基づいて記録ディスクの回転速度の
制御による時間軸制御をなすディスクコードサーボルー
プと、起動時及びHDサーボループが非ロック状態になっ
た場合には読取信号中のHD信号が検出されるまで第２指
令を発したのち第１指令を発する制御手段とを設けてい
る。

従って、本発明による時間軸制御装置においては、起動
時等において記録ディスクの回転速度が検出が容易なフ
レームパルス及びディスクコードによってHD信号の検出
が行なえる程度に制御されたのちこのHD信号による高精
度な時間軸制御が開始されることとなり、時間軸制御用
のパイロット信号が不要となる。また、フレームパルス
及びディスクコードの２つの信号を用いて時間軸制御を
行なっているので、フレームパルス及びディスクコード
のうちの一方のみを用いた場合に比してエラー信号のサ
ンプリング周波数を２倍にすることができ、サーボルー
プの帯域を広げやすく、速応性の向上を図ることができ
る。また、それと共に、エラー信号のサンプル・ホール
ドに要する無駄時間を半分にすることができ、サーボル
ープの安定性を確保しやすいのである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、ディスクコードのフォーマットを示す図、第３図
は、第１図の装置におけるディスクコード読取回路20の
具体的な構成を示すブロック図、第４図は、第１図の装
置における周波数弁別回路25の具体的な構成を示す回路
ブロック図、第５図は、第４図の回路の各部の動作を示
すタイミングチャート、第６図は、第１図の装置におけ
る同期検出回路30の具体的な構成を示すブロック図、第
７図及び第８図は、第６図の回路におけるHDパターン検
出回路の動作を示す波形図、第９図は、第１図の装置に
おけるループフィルタ39の具体的な構成を示す回路図、
第10図は、第１図の装置におけるプロセッサの動作を示
すフローチャート、第11図は、CLVディスクにおけるピ
ックアップの半径位置と回転数との関係を示すグラフ、
第12図は、第１図の装置におけるF/V変換回路４の特性
を示すグラフ、第13図は、第１図の装置におけるプロセ
ッサの動作を示すフローチャート、第14図は、同期検出
回路30の具体的な構成の他の例を示すブロック図、第15
図は、位相誤差Δθとレベル差Δｖとの関係を示す図、
第16図は、MUSE信号の波形図、第17図は、HD信号の波形
図、第18図は、フレームパルスの波形図である。主要部分の符号の説明２……スピンドルモータ９、11、34……切換スイッチ 10……システムコントローラ 20……ディスクコード読取回路 25、33……周波数弁別回路 30……同期検出回路 31……位相比較回路 40……リセット回路

Claims

【特許請求の範囲】

【請求項１】所定レベル点をサンプリング用タイミング
信号の位相基準点とする第１同期信号及び前記第１同期
信号のＮ（Ｎは自然数）倍の周期で発生する第２同期信
号に加えて前記第２同期信号と同一周期で制御コードが
挿入されたサンプル化ビデオ信号を担う記録ディスクを
演奏する装置における時間軸制御装置であって、第１指
令に応じてオンとなって前記記録ディスクから得られる
読取信号中の第１同期信号に基づいて前記記録ディスク
の回転速度の制御による時間軸制御をなす第１サーボル
ープと、第２指令に応じてオンとなって前記読取信号中
の制御コードを検出する毎に検出信号を発生してこの検
出信号と前記読取信号中の第２同期信号間の時間間隔に
基づいて前記記録ディスクの回転速度の制御による時間
軸制御をなす第２サーボループと、起動時及び前記第１
サーボループが非ロック状態になった場合には前記読取
信号中の第１同期信号が検出されるまで前記第２指令を
発したのち前記第１指令を発する制御手段とからなる時
間軸制御装置。
【請求項２】前記第１サーボループは、前記第１同期信
号のＭ（Ｍは２以上の整数）倍の周波数の基準信号を発
生する基準信号発生手段と、前記基準信号をＭ分周する
分周手段と、前記分周手段の出力と前記読取信号中の第
１同期信号との位相差に応じて前記記録ディスクを回転
駆動する駆動手段とからなり、前記第１指令の発生時に
前記分周手段をリセットするリセット手段を備えたこと
を特徴とする請求項１記載の時間軸制御装置。
【請求項３】前記第１サーボループは、第３指令に応じ
てその出力の制御中心値を生ずる状態を取るループフィ
ルタを有し、かつ前記制御手段は、前記第１サーボルー
プのオープン時に前記第３指令を発することを特徴とす
る請求項１記載の時間軸制御装置。