JPH0344868A - 時間軸制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、記録ディスクに記録されている映像情報等の
情報を再生するディスク演奏装置における時間軸制御装
置に関する。

背景技術 いわゆる高品位（Ｈｌｇｈ　ＤｅｆＩｎｌｔｉｏｎ　）
ビデオ信号のサンプリングを行ない、得られたサンプル
データに対して一定の手順に従って間引きゃ並べ換え等
のデータ処理を行ない、その後彼処理信号をＤ／Ａ変換
によってアナログ信号に戻すようにして得られるビデオ
信号（以下、サンプル化ビデオ信号と称する）をベース
バンド信号として伝送或いは記録再生する方式が提案さ
れている。

かかるサンプル化ビデオ信号を使用した例としては、高
品位ビデオ信号を帯域幅が約８ＭＨｚになるまで帯域圧
縮して放送衛星による伝送を可能にするＭＵ　Ｓ　Ｅ　
（Ｍｕｌｔｉｐｌｅ　５ｕｂ−Ｎｙｑｕｉｓｔ　Ｓａｍ
ｐｌｉｎｇ　Ｅｎｃｏｄｌｎｇ）方式がある。

このＭＵＳＥ方式によれば、高品位ビデオ信号を光学式
ビデオディスク等の記録媒体に記録することも容易にな
る。

第１６図にＭＵＳＥ信号の波形例を示す。ＭＵＳＥ信号
には水平同期信号（以下、ＨＤ信号と称す）が画像信号
と同一極性で付加されており、画像信号のｐ−ｐ値の約
１／２の振幅を有する。また、ｉ＋１番目のラインのＨ
Ｄ信号波形は、ｉ番目のラインのＨＤ信号波形を反転し
たものである。

第１７図にＨＤ信号の波形を示す。ＭＵＳＥ信号は、１
水平走査期間が４８０のサンプル値がらなり、第１７図
にサンプル番号として示されている数字は、１水平走査
期間の最初のサンプルから何番目のサンプルであるかを
表わしている。ここで、サンプル番号６の振幅値は、Ｈ
Ｄポイントと称される位相基準点であり、ＭＵＳＥ信号
をデコードするデコーダにおいてＭＵＳＥ信号のりサン
プリングのために生成されるクロックの位相制御に使用
される。

また、第１７図にレベルとして示されている数字は、Ｍ
ＵＳＥ信号を２５６レベルに量子化した場合の各サンプ
ルのレベルを表わしている。上記ＨＤポイントのレベル
は１２８レベルであり画像信号振幅の中央値である。

また、ＭＵＳＥ信号にはＨＤ信号と共に第１８図（Ａ）
及び同図（Ｂ）に示す如きフレームパルスが１番目及び
２番目のラインにそれぞれ挿入されている。このフレー
ムパルスによりＨＤ信号波形の反転がリセットされてい
る。

また、ＭＵＳＥ信号をディスクに記録する場合は、ＮＴ
ＳＣ方式のビデオ信号を記録する場合と同様にアドレス
情報等を含むディスクコードと称される制御コードが所
定のラインに対応する部分に挿入される。

一方、ビデオディスクプレーヤ等のディスク演奏装置は
、ディスクを回転駆動するスピンドルモータの駆動制御
によってディスクと信号読取手段としてのピックアップ
との相対速度を制御することにより時間軸の粗調整を行
ない、ピックアップによってディスクから得られた読取
信号をＣＯＤ。

メモリ等を使用して読取信号中の同期信号と別途生成し
た基準信号との位相差に応じた時間だけ遅延することに
よりディスクの偏心等による時間軸変動を除去する時間
軸の微調整を行なうように構成されている。

ところが、上記の如（ＭＵＳＥ信号の同期信号は正極開
明であり、同期信号の振幅が画像信号のレベル内に存在
する。この結果、ＭＵＳＥ信号においては従来のＮＴＳ
Ｃ信号の場合のように振幅分離等の方法で同期信号を検
出することは困難であり、正常な時間軸で信号が再生さ
れてないと同期分離は難しい。

このため、正常な再生がなされてない場合、例えばビデ
オディスクプレーヤにおける再生の際のスピンドルモー
タの立ち上がりやバースト的な大きなドロップアウトに
よって回転速度の乱れが生じたとき或いはスキャン、サ
ーチ等のトリックプレイの後通常再生に戻るときのよう
にディスクの回転が正常でない状態での時間軸制御には
、ＭＵＳＥ信号の同期信号を使用できないことになる。

そこで、ＭＵＳＥ信号をビデオディスクに記録する際に
映像ＦＭ変調信号にこの映像ＦＭ変調７号の下側波帯よ
り低い帯域に正弦波のパイロツ信号を周波数多重し、再
生時にこのパイクツ１１号を分離して時間軸誤差の検出
を行なうようにすることが提案されている。ところが、
かかる方ｊにおいてはディスク記録時のパイロット信号
の１重及びディスク再生時の分離、抽出といった過ｆ及
びその回路が必要であり、また再生画像へのフイロット
信号の影響を完全に除去することが困奨であるという欠
点がある。

発明の概要 ［発明の目的］ 本発明は、上記した点に鑑みてなされたちのマあって、
パイロット信号を用いずに時間軸制御１良好に行なうこ
とができる時間軸制御装置を提ひすることである。

［発明の構成］ 本発明による時間軸制御装置においては、第１指令に応
じてオンとなって読取信号中のＨＤ信至に基づいて記録
ディスクの回転速度の制御によ１時間軸制御をなすＨＤ
サーボループと、第２指令に応じてオンとなって読取信
号中のディスクコードを検出する毎に検出信号を発生し
てこの検出信号と読取信号中の第２同期信号間の時間間
隔に基づいて記録ディスクの回転速度の制御による時間
軸制御をなすＦＰ／ＤＣサーボループと、起動時及びＨ
Ｄサーボループが非ロック状態になった場合には読取信
号中のＨＤ信号が検出されるまで第２指令を発したのち
第１指令を発する制御手段とを設けている。

〔発明の作用コ かかる構成の時間軸制御装置によれば、起動時等におい
て、検出が容易なフレームパルス及びディスクコードに
よってＨＤ信号の検出が行なえる程度に記録ディスクの
回転速度が制御されたのちこのＨＤ信号による高精度な
時間軸制御れる。

実施例 以下、本発明の実施例につき第１図乃至第１６図を参照
して詳細に説明する。

第１図において、ディスク１はスピンドルモータ２によ
って回転駆動される。ディスク１には第２図に示す如き
ディスクコードが第５６４ラインのサンプル番号１９か
ら４７４までの部分に挿入されたＭＵＳＥ信号が記録さ
れている。

ディスクコードは、バイフェーズ変調方式によって変調
されており、８ビツトの同期パターンコード、４ビツト
のエリヤ識別コード、８ビツトのチャプタナンバーコー
ド、２４ビツトのフレームナンバーコード、２０ビツト
のディスクステータスコード及び１２ビツトのユーザコ
ードからなっている。これら各コードは，ＢＣＤコード
からなっており、エリヤ識別コードは、リードイン、プ
ログラム、リードアウトのうちのいずれのエリヤである
かを識別するコードである。チャプタナンバーコード、
フレームナンバーコードは、それぞれチャブタナンバー
及びフレームナンバーを表わすコードである。また、デ
ィスクステータスコードは、記録モード（ＣＬｖ，ＣＡ
Ｖ）、ディスク寸法等を表わすコードである。

このディスクコードの伝送レートは、６クロック／ビツ
ト（−２．　　７Ｍｂｐｓ）である。この伝送レートの
値は、起動時やスキャン時のディスクコードの読み取り
余裕と記録情報量とを考慮して決定されている。すなわ
ち、読み取り余裕のみを考慮して伝送レートを低くする
ことは可能であるが、そうすると情報量が低下する。ま
た、この伝送レートの値は、ＭＵＳＥ信号のコントロー
ルコード（２クロック／ボー）、ＦＰパルスと異なる値
になっており、通常再生時の検出精度の向上を図ること
ができる。

スピンドルモータ２にはこのスピンドルモータ２の回転
数に応じた周波数のＦＧ倍信号発生する周波数発電機３
が内蔵されている。この周波数発電機３から出力された
ＦＧ倍信号、微分回路等からなるＦ／Ｖ変換回路４に供
給されてＦＧ倍信号周波数に応じたレベルを有する信号
に変換される。

このＦ／Ｖ変換回路４の出力は、加減算回路５に供給さ
れる。加減算回路５には、基準電圧発生回路６の出力が
供給されている。基ＩｆＩ電圧発生回路６には、例えば
ピックアップ７を担持するスライダ（図示せず）のディ
スク１に対する半径方向における相対位置（以下、半径
位置と称す）に応じた電圧を生成するように接続された
ポテンショメータ（図示せず）の出力電圧ｖｐが供給さ
れている。基準電圧発生回路６は、該ポテンショメータ
の出力電圧ｖｐによってピックアップ７の半径位置に応
じた基準電圧を発生するように構成されている。

加減算回路５において、基準電圧発生回路６の出力から
Ｆ／Ｖ変換回路４の出力が差し引かれ、エラー信号が生
成される。この加減算回路５の出力は、ループフィルタ
、ループゲイン調整アンプ等からなる制御信号生成回路
８を介して切換スイッチ９の一人力になっている。

切換スイッチ９は、システムコントローラ１０から出力
される制御信号ＳＡに応じて制御信号生成回路８、切換
スイッチ１１及び加速信号生成回路１２の出力のうちの
１つを選択的に出力する構成となっている。また、加速
信号生成回路１２は、システムコントローラ１０から供
給されるオン指令信号ｉに応答してスピンドルモータ２
を加速するための所定レベルの駆動信号を発生する構成
となっている。切換スイッチ９の出力は、ドライブアン
プ１３を介してスピンドルモータ２に駆動信号として供
給され、ディスク１の回転速度が制御される。起動時等
において、切換スイッチ９から制御信号生成回路８の出
力が選択的に出力されると、周波数発電機３、Ｆ／Ｖ変
換回路４、加減算回路５、制御信号生成回路８、切換ス
イッチ９、ドライブアンプ１３及びスピンドルモータ２
で形成されるサーボループ（以下、ＦＧサーボループと
称す）がオンになってディスク１の回転速度がピックア
ップ７の半径位置における規定速度に収束するようにス
ピンドルモータ２の駆動制御がなされる。

一方、ピックアップ７のＲＦ（高周波）信号出力は、Ｒ
Ｆアンプ１５によって増幅されたのち、ＦＭ復調器等か
らなる復調回路１６に供給されてＭＵＳＥ信号が復調さ
れる。尚、ピックアップ７を担持するスライダを半径方
向に駆動してｔ°フックップの読み取り位置を制御する
スライダモータ、モータ駆動回路等が設けられているが
、本図では省略されている。

復調回路１６から出力されたＭＵＳＥ信号は、ＬＰＦ　
（ローパスフィルタ）１７を介してクランプ回路１８及
びディスクコード読取回路２０に供給される。クランプ
回路１８には、スイッチ１９を介して同期検出回路３０
からクランプパルスが供給される。スイッチ１つは、シ
ステムコントローラ１０から出力される制御信号ｓＢに
応じてオンになる構成となっている。また、クランプ回
路１８は、供給されたクランプパルスによってＭＵＳＥ
信号の所定部を例えば１２８７２５８レベルにクランプ
して直流成分を再生する。このクランプ回路１８によっ
て直流再生されたＭＵＳＥ信号は、Ａ／Ｄ　（アナログ
・ディジタル）変換回路２１に供給される。また、ディ
スクコード読取回路２０は、後述する如（ＭＵＳＥ信号
の第５６４ラインに対応する部分に挿入された制御用の
ディスクコードを検出してディスクコード検出パルスｐ
２を発生する一方ディスクコードを読み取ってディスク
コードの内容を表わすデータＤｃを出力するように構成
されている。

Ａ／Ｄ変換回路２１には更にＰＬＬ回路２３の出力パル
スＣが供給されている。Ａ／Ｄ変換回路２１においては
ＰＬＬ回路２３の出力パルスＣによってＭＵＳＥ信号の
サンプリングがなされ、得られたサンプル値が順次ディ
ジタルデータに変換される。このＡ／Ｄ変換回路２１か
ら出力されるサンプルデータは、メモリ２つ及び同期検
出回路３０に供給される。同期検出回路３０にはＰＬＬ
回路２３の出力パルスＣが供給されている。同期検出回
路３０は、後述する如くフレームパルス点を検出してＦ
Ｐ検出パルスｐ１を出力する一方、同期信号の位相基準
点である１２８レベルのＨＤポイントとパルスＣ間の位
相差に応じたＨＤ位相誤差信号ｅ１を出力すると共に、
ＨＤ信号波形によってＨＤ信号を検出してＨＤポイント
には必ずしも同期しないＨＤ検出信号ｅ２を出力し、か
つクランプパルスｆの生成を行なう構成となっている。

一方、ディスクコード読取回路２０から出力されたディ
スクコード検出パルスｐ２及び同期検出回路３０から出
力されたＦＰ検出パルスｐ１は、周波数弁別回路２５に
供給される。周波数弁別回路２５は、例えば分周回路３
２から出力されるカウントクロックパルスｋによって２
つの検出パルス９１〜９２間又はｐ２〜ｐ１間の期間に
おいてカウントを行なって得たデータをＤ／Ａ変換して
周波数弁別信号として出力すると共にこのＤ／Ａ変換入
力の上位３ビット程度の値が安定したときサーボロック
検出信号ｇを発生する構成となっている。この周波数弁
別回路２５から出力された周波数弁別信号は、ループア
ンプ２６を介して切換スイッチ１１の一人力となってい
る。また、サボロック検出信号ρは、システムコントロ
ーラ１０に供給される。

同期検出回路３０から出力されたＨＤ検出信号ｅ２は、
システムコントローラ１０、位相比較回路３１、周波数
弁別回路３３及びリセット回路４０に供給される。位相
比較回路３１は、ＨＤ検出信号ｅ２と分周回路３２から
出力される基準ＨＤ信号との位相比較を行なって両信号
間の位相差に応じた位相差信号ｍを生成すると共にこの
位相差信号ｍのレベルが所定値以下になったときＨＤサ
ーボロック検出信号ｎを発生する構成となっている。周
波数弁別回路３３は分周回路３２から出力されるカウン
トクロックパルスｋによってＨＤ検出信号ｅ２の周波数
カウントを行なって得られたデータをＤ／Ａ変換して周
波数弁別信号ｑとして出力する構成となっている。分周
回路３２は、基準クロック発生回路２４から出力される
基準クロックａを４分周してカウントクロックパルスｋ
を生成すると同特に基準クロックａを４８０分周して基
準ＨＤ信号を生成する構成となっている。

また、リセット回路４０は、システムコントローラ１０
から出力される制御信号ＳＦによってＨＤ検出信号ｅ２
の発生時点と同一のタイミングでリセット信号を分周回
路３２に供給する構成となっている。このリセット回路
４０からリセット信号が出力されると、分周回路３２に
おいては、例えば基準クロックａを４８０分周するため
の４８０進カウンタがリセットされ、リセット信号の発
生時から新たに４８０進カウンタのカウント動作が開始
され、基１ｐＨＤ信号の位相かりセットされる。従って
、リセット回路４０からリセット信号が出力された後の
最初のＨＤ検出信号ｅ２の発生時においては、基ＩＨＤ
ＨＤ信号Ｄ検出信号ｅ２間の位相誤差は、最大でもディ
スク偏心分にほぼ等しくなる。従って、リセット回路４
０によってＨＤ検出信号ｅ２と基ＩＨＤ信号間の位相差
に応じた位相差信号ｍをエラー信号とするサーボループ
のロックを早めることができることとなる。

位相比較回路３１から出力された位相差信号ｍ及び周波
数弁別回路３３から出力された周波数弁別信号ｑは、ル
ープフィルタ３９に供給される。

ループフィルタ３つは、後述する如く位相差信号ｍ及び
周波数弁別信号ｑの位相補償をなす例えばアナログアク
ティブフィルタからなっており、このアナログアクティ
ブフィルタはシステムコントローラから出力される制御
信号Ｓεによってその出力の制御中心値を生ずる状態を
取るように構成されている。このループフィルタ３９の
出力は、切換スイッチ１１の他人力となっている。

切換スイッチ１１は、システムコントローラ１０から出
力される制御信号ＳＤによってループアンプ２６の出力
及びループフィルタ３９の出力のうちの一方を選択的に
出力する構成となっている。

切換スイッチ９から切換スイッチ１１の出力が選択的に
出力され、かつ切換スイッチ１１からループアンプ２６
の出力が選択的に出力されるとき、ピックアップ７、Ｒ
Ｆアンプ１５、復調回路１６、ＬＰＦ１７、ディスクコ
ード読取回路２０．周波数弁別回路２５、ループアンプ
２６、切換スイッチ１１．９、ドライブアンプ１３及び
スピンドルモータ２からなるサーボループ（以下、ＦＰ
／ＤＣサーボループと称す）が閉成されてスピンドルモ
ータ２の回転速度がＦＰ検出パルスｐ１及びディスクコ
ード検出パルスｐ２の周波数に応じて制御され、これら
検出パルスＩ）１．ｐ２による時間軸の粗調整がなされ
る。

また、切換スイッチ９から切換スイッチ１１の出力が選
択的に出力され、かつ切換スイッチ１１からループフィ
ルタ３つの出力が選択的に出力されるときピックアップ
７、ＲＦアンプ１５、復調回路１６、ＬＰＦ１７、クラ
ンプ回路１８、Ａ／Ｄ変換回路２１、同期検出回路３０
、位相比較回路３１、周波数弁別回路３３、ループフィ
ルタ３つ、切換スイッチ１１．９、ドライブアンプ１３
及びスピンドルモータ２からなるサーボループ（以下、
ＨＤサーボループと称す）が閉成され、スピンドルモー
タ２の回転速度がＨＤ検出信号ｅ２の周波数及びＨＤ検
出信号ｅ２と基ｒ＄ＨＤ信号間の位相差に応じて制御さ
れ、ＨＤ信号による時間軸の粗調整がなされる。尚、こ
のＨＤサーボループに周波数系を加えているのは、ルー
プのダンピングをとるためであり、位相系のみで構成す
ることも可能である。

同期検出回路３０から出力されるＨＤ位相誤差信号ｅ１
は、ＰＬＬ回路２３における切換スイッチ３４の一人力
になっている。切換スイッチ３４には位相比較回路３５
から出力される位相誤差信号が他人力として供給されて
いる。位相比較回路３５には分周回路３２から出力され
た基準ＨＤ信号と分周回路３６によって４８０分周され
たＶＣ０３７の出力とが供給されており、これら両信号
間の位相差に応じた位相差信号が生成される。切換スイ
ッチ３４は、システムコントローラ１０から出力される
制御信号ｓ（に応じてＨＤ位相誤差信号ｅ１及び位相比
較回路３５からの位相誤差信号のうちの一方を選択的に
出力する構成となっている。この切換スイッチ３４の出
力は、ループフィルタ、ループゲイン調整アンプ等から
なる制御信号生成回路３８を介してＶＣＯ３７に制御入
力として供給され、ＰＬＬループが形成される。そして
、ＶＣＯ３７からＨＤ位相誤差信号ｅ１又は基準ＨＤ信
号との位相誤差信号によって発振制御された１６．２Ｍ
Ｈｚを中心周波数とする可変タイミング信号が出力され
る。このＶＣＯ３７の出力がＰＬＬ回路２３の出力Ｃと
してＡ／Ｄ変換回路２１、メモリ２９及び同期検出回路
３０に供給される。

メモリ２９は、例えばＦＩＦＯ（先入れ先出し）メモリ
からなり、Ａ／Ｄ変換回路２１から出力されたサンプル
データをＰＬＬ回路２３の出力パルスＣに同期して順次
書き込むと共に基準クロック発生回路２４から出力され
る基準クロックａに同期して順次読み出す。

ここで、システムコントローラ１０からの制御信号ＳＣ
によって切換スイッチ３４からＨＤ位相誤差信号ｅ１が
選択的に出力されると、ＰＬＬ回路２３からＨＤ検出信
号ｅ１に位相同期した１６２ＭＨｚを中心周波数とする
可変タイミング信号が出力される。従って、この可変タ
イミング信号は、ＭＵＳＥ信号と同一の時間軸変動を有
し、この可変タイミング信号によってサンプルデータが
メモリ２９に書き込まれ、書き込まれたデータが時間軸
変動のない基準クロックａによって読み出され、時間軸
の微：Ａ整がなされる。この時間軸の微調整によりディ
スクの偏心等に起因するジッタが除去される。このメモ
リ２９から読み出された一連のサンプルデータは、デコ
ーダ（図示せず）等に供給される。

システムコントローラ１０は、例えばプロセッサ、ＲＯ
Ｍ、ＲＡＭ、時間管理用のタイマ等からなるマイクロコ
ンピュータで形成されている。このシステムコントロー
ラ１０には、ポテンショメータの出力電圧Ｖ　Ｐ　、同
期検出回路３０において生成されるＨＤ険出ＯＫ信号ｄ
及びＨＤ検出信号ｅ２、ＦＰ検出パルスｐ１、ディスク
コード検出パルスｐ２、ディスクコード読取回路２０の
出力データＤａ、ＦＰ／ＤＣサーボロック検出信号ｇ１
ＨＤサーボロック検出信号ｎ、操作部（図示せず）のキ
ー操作に応じた指令等が入力される。システムコントロ
ーラ１０において、プロセッサはＲＯＭに予め格納され
ているプログラムに従って入力された信号を処理し、制
御信号Ｓ　Ａ　−Ｓ　Ｆ等によって各部を制御する。

ここで、上記実施例におけるディスクコード読取口路２
０の具体的な構成を第３図に示す。第３図に示す如く、
ＬＰＦ１７の出力は、カップリングコンデンサＣＯを介
してコンパレータ２０１の正側入力端子に供給される。

このコンパレータ２０１の正側入力端子は、バイアス抵
抗ＲＯを介して接地されている。また、コンパレータ２
０１の負側入力端子は、接地されている。

コンパレータ２０１の出力は、Ｄ形フリップフロップ等
からなるラッチ回路２０２に供給されている。ラッチ回
路２０２のクロック入力端子には基準クロックａが供給
されている。ラッチ回路２０２には基準クロックａによ
ってコンパレータ２０１の出力が次の基準クロックａの
発生時まで記憶保持される。このラッチ回路２０２の出
力は、ヘッダ検出回路２０３に供給される。

ヘッダ検出回路２０３は、例えばディジタルコンパレー
タによってディスクコードのヘッダ部すなわち同期パタ
ーンコードを形成している８ビツトのパターンと同一パ
ターンを有する基準コードと人力コードのパターンとを
比較してディスクコードのヘッダ部を検出し、検出信号
を出力する構成となっている。このヘッダ検出回路２０
３から出力された検出信号は、ディスクコードデコーダ
２０４に供給される。ディスクコードデコーダ２０４は
、ヘッダ検出信号に応答してラッチ回路２０２の出力を
順次メモリに書き込み、バイフェーズ変調された所定数
ビットのデータが入力されたか否かの判定を行ない、所
定数ビットのデータが人力されたと判定されたときディ
スクコード検出パルスｐ２及びディスクコードの内容を
表わすデータＤＣを出力するように構成されている。

以上の如きディスクコード読取回路２０の作用について
は、特願平１−３１６４６号に詳述されているので、こ
こでは省略する。

このディスクコード読取回路２０から出力されたディス
クコード検出パルスｐ２及び同期検出回路３０から出力
されたＦＰ検出パルスｐ１が供給される周波数弁別回路
２５の具体的な構成を第４図に示す。第４図に示す如く
、ＦＰ検出パルスｐ１は、制御回路２５１に直接供給さ
れ、ディスクコード検出パルスｐ２は、遅延回路２５２
を介して制御回路２５１に供給される。遅延回路２５２
は、検出パルスｐ２を所定時間だけ遅延して検出パルス
９１．９２間のタイミングを調整している。

制御回路２５１において、検出パルスｐ１及び遅延回路
２５２によって遅延された検出パルスｐ２は、それぞれ
Ｄ形フリップフロップ２５３゜２５４の０人力になって
いる。Ｄ形フリップフロップ２５３，２５４のクロック
入力端子にはカウントクロックｋが供給されている。従
って、検出パルスｐ１及び遅延回路２５２によって遅延
された検出パルスｐ２が制御回路２５２に供給される毎
にカウントクロックにの立ち上りエツジから次の立ち上
りエツジまでの期間存在するパルスｐ１．ｐ２’が出力
される。これらパルスｐＩ’、り２’は、ＯＲ（論理和
）ゲート２５５を介してラッチパルス発生回路２５６及
びロードパルス発生回路２５７に供給される。また、そ
れと共にパルス　、ｌは、Ｒ−Ｓフリップフロップ２５
８のセット入力端子に供給され、ｐ２′は、Ｒ−Ｓフリ
ップフロップ２５８のリセット入力端子に供給される。

ラッチパルス発生回路２５６は、例えば人力パルスを所
定時間だけ遅延する遅延回路とこの遅延回路の出力によ
ってトリガされる単安定マルチバイブレータとからなり
、パルスｐ１′又はｐ２の発生時から１／２クロック期
間より小なる時間Ｔｌ後に時間Ｔ２　　［但し、（ＴＩ
　＋７２　）＜１クロック期間］に亘って存在するラッ
チパルスｐＡを出力する構成となっている。また、ロー
ドパルス発生回路２５７は、ラッチパルス発生回路２５
６と同様に形成されており、パルスｐ＋’又はｐ２′の
発生時から時間Ｔ３　　［但し、Ｔ３＞（Ｔｌ　＋Ｔ２
　）　］後に時間Ｔａ　　［但し、（Ｔ１＋Ｔ２　＋Ｔ
３　＋Ｔ４）＞１クロック期間］に亘って存在するロー
ドパルスｐＢを出力する構成となっている。また、Ｒ−
Ｓフリップフロップ２５８のＱ出力は、ロードデータ切
換制御信号１）Ｃとしてロードデータ発生回路２５９に
供給されている。

ロードデータ発生回路２５９は、ロードデータ切換制御
信号ｐＣが高レベルのときは例えば“１２０″に対応す
るデータを発生し、ロードデータ切換制御信号ｐｃが低
レベルのときは“０″に対応するデータを発生する構成
となっている。このロードデータ発生回路２５９の出力
データは、カウンタ２６０に供給されている。カウンタ
２６０は、ロードパルスｐＢの存在期間中のカウントク
ロックにの立ち上りエツジによってロードデータ発生回
路２５９の出力データを計数データとしてプリセットし
、カウントクロックｋによってカウントアツプする構成
となっている。このカウンタ２６０の出力データは、ラ
ッチ回路２６１に供給される。ラッチ回路２６１のクロ
ック入力端子にはラッチパルスＩ）Ａが供給されており
、このラッチパルスｐＡによってカウンタ２６０の出力
ブタがラッチ回路２６１に保持される。

ラッチ回路２６１の保持データは、Ｄ／Ａ変換回路２６
２によってアナログ信号に変換され、周波数弁別信号と
して出力される。

以上の構成において、検出パルスｐ１及び遅延回路２５
２によって遅延された検出パルスｐ２が制御回路２５１
に供給されると、これらパルスが第５図（Ａ）に示す如
きカウントクロックｋによってそれぞれＤ形フリップフ
ロップ２５３及び２５４に保持され、Ｄ形フリップフロ
ップ２５３及び２５４からそれぞれ同図（Ｂ）及び同図
（Ｃ）に示す如くカウントクロックにの立ち上りエツジ
から次の立ち上りエツジまでの期間存在するパルスｌ）
ｌ’、り２’が出力される。そうすると、同図（Ｄ）に
示す如くパルスｐ１′又はｐ２′の発生時から時間Ｔ１
後に時間Ｔ２に亘ってラッチパルスＴ）Ａが出力される
。また、それと共に同図（Ｅ）に示す如くパルスｐ１′
又はｐ２′の発生＋＋与から時間Ｔ３後に時間Ｔ４に亘
ってロードパルスｐ８が出力される。

ロードパルスｐＢの存在期間中のカウントクロックにの
立ち上りエツジによってカウンタ２６０にロードデータ
発生回路２５９の出力データがプリセットされる。従っ
て、ロードパルスｐｓの発生直前のカウンタ２６０の計
数値は、検出パルスｐ１の発生時からｐｌの発生時まで
のカウントクロックにの発生数Ｎ＋、又は検出パルスｐ
２の発生時からｐｌの発生時までのカウントクロックに
の発生数Ｎ２に応じた値となる。

ここで、フレームパルスは、１番目及び２番目のライン
に挿入され、ディスクコードは、５６４番目のラインに
挿入されている。従って、検出パルスｐ１は、３番目の
ラインの最初のクロックに同期して出力され、検出パル
スは５６５番目のラインの最初のクロックに同期して出
力されるようにすることができる。そうすると、ディス
ク１の回転数が規定の値になったときの検出パルスｐ１
の発生時からｐｌの発生時までのカウントクロックにの
発生数Ｎ１は、（５６１＋１）　Ｘ　１２０−６７４４
０となり、検出パルスｐ２の発生時からｐｌの発生時ま
でのカウントクロックにの発生数Ｎ２は、（５６１＋２
）Ｘ　１２０−６７５６０となり、発生数Ｎ、、Ｎ２は
、互いに１２０だけ異なる値となる。

しかしながら、第５図（Ｆ）に示す如く検出パルスｐ１
の発生時にはＲ−Ｓフリップフロップ２５８がセットさ
れてロードデータ切換指令信号ｐｃは高レベルとなり、
検出パルスｐ２の発生時にはＲ−Ｓフリップフロップ２
５８がリセットされてロードデータ切換指令信号ｐｃは
低レベルとなる。このため、検出パルスｐ１の発生時に
はロードデータ発生回路２５９から“］２０“に対応す
るデータが出力されてカウンタ２６０にプリセットされ
、検出パルスｐ２の発生時にはロードデータ発生回路２
５９から“０″に対応するデータが出力されてカウンタ
２６０にプリセットされる。

この結果、ロードパルスｐＢの発生直前のカウンタ２６
０の計数値の中心値は一定となり、ロードパルスｐ６に
よってラッチ回路２６１に保持されたデータはそのまま
検出パルスｐＩ、Ｉ）２の周波数に応じたデータとして
使用することができることとなる。従って、このラッチ
回路２６１の出力データをアナログ信号に変換するＤ／
Ａ変換回路２６２の出力は周波数弁別信号として使用す
ることができ、容易に周波数弁別がなされることとなる
。

以上の如く、２つの検出パルスｐ１．ｐ２を用いて周波
数弁別を行なっているので、単一の検出パルスのみを用
いる場合に比してエラー信号のサンプリング周波数が３
０Ｈｚから２倍の６０Ｈｚ相当にすることができ、サー
ボループの帯域を広げやすく、連応性の向上を図ること
ができる。また、周波数の計測のためのサンプル・ホー
ルドに要する無駄時間が半分になるため、サーボループ
の安定性を確保しやすいのである。

特に、ＣＬＶディスクの引き込み時などＦＧサーボ系か
らの切換時に最初のフレームパルス又はディスクコード
を待つ最大無駄時間が１７６０秒以下となり、フレーム
パルス又はディスクコードを単独で用いた場合の最大無
駄時間である１／３０秒の半分となり、特殊再生等の場
合に有効である。

尚、検出パルスｐ１の発生時からｐ２の発生時までのカ
ウントクロックにの発生数Ｎ１をカウントする際、カウ
ント値として１２０がプリセットされるので、１２０ク
ロック期間に対応する周波数未満の周波数の弁別は行な
えないこととなるが、後述する如＜ＦＧサーボループに
よってスピンドルモータ２の回転速度が規定値に近い値
になったのちに周波数弁別回路２５を含むＦＰ／ＤＣサ
ーボループがオンになるので、問題はない。

また、上記実施例においては、検出パルスｐ１の発生時
からｐ２の発生時までの期間においては１２０をプリセ
ットしたのちカウントを行なうようにしていたが、１２
０進カウンタを別途設け、検出パルスｐ２の発生時から
ｐｌの発生時までの期間においては、この１２０進カウ
ンタによるカウントの完了後にカウンタ２６０によるカ
ウントを行なうようにしてもよい。

次に、上記実施例における同期検出回路３０の具体的な
構成を第６図に示す。第６図に示す如く、Ａ／Ｄ変換回
路２１の出力データはＦＰ検出回路３０１、ＨＤパター
ン検出回路３０２、遅延回路３０３に供給される。また
、ＰＬＬ回路２３の出力パルスＣは、ＦＰ検出回路３０
・１、ＨＤ検出窓発生回路３０４、ＨＤパターン検出回
路３０２、遅延回路３０３、ＨＤ位相検出回路３０５及
びクランプパルス発生回路３０６に供給される。

ＦＰ検出回路３０１は、ＭＵＳＥ信号中信号−−ムパル
スをパターン認識によって検出してＦＰ検出パルスｐ１
を出力する。このＦＰ検出回路３０１としては、例えば
Ａ／Ｄ変換回路２１の出力データとこのＡ／Ｄ変換回路
２１の出力データを２クロック期間だけ遅延して得たデ
ータとの差の絶対値が所定値以上になったときエツジが
あったと判定するエツジ検出をなし、このエツジ検出に
よってパターン認識を行ない、ＦＰ検出パルスｐ１を出
力する構成とすることができる。かかる構成のＦＰ検出
回路３０１からのＦＰ検出パルスｐは、ＨＤ検出窓発生
回路３０４及びクランプパルス発生回路３０６に供給さ
れる。ＨＤ検出窓発生回路３０４には、更にディスクコ
ード検出パルスｐ２が供給される。ＨＤ検出窓発生回路
３０４は、ＦＰ検出パルスｐ１又はディスクコード検出
パルスｐ２によってフレームパルス点ｐ又はディスクコ
ードの押入されているラインの直後のＨＤ信号を検出す
るための２４クロック期間に亘って存在する検出窓信号
りを発生し、こののちＨＤパターン検出回路３０２から
出力されるＨＤＧ出信号ｅ２の立ち上がり点を基準にし
て４６５クロック期間後の時点から４８９クロック期間
後の時点までの２４クロック期間に亘って存在する信号
を検出窓信号りとして出力するという動作をＦＰ検出パ
ルスｐ１及びディスクコード検出パルスｐ２が発生する
毎に繰り返して行なう。

検出窓信号りは、ＨＤパターン検出回路３０２に供給さ
れる。ＨＤパターン検出回路３０２は、検出窓信号りが
存在するときのみ第７図（Ａ）に示す如きＨＤ信号の存
在をパターンによって認識し、同図（Ｂ）に示す如きク
ロックパルスＣに同期して同図（Ｃ）に示す如＜ＨＤ検
出信号ｅ２を生成する。このＨＤパターン検出回路３０
２におけるパターン認識は、例えばＨＤポイントの直前
及び直後の３クロック期間程度におけるパターンに対し
て行なわれる。ＨＤポイントは、ジッタがない場合、Ｈ
Ｄ検出信号ｅ２の立ち上がり点から４７７クロック期間
離れて存在することになるので、ＨＤ検出窓発生回路３
０４から出力されるＨＤ検出窓信号りは次のＨＤポイン
トを中心に２４クロック期間に亘って存在することとな
る。この２４クロック期間幅がＨＤ検出範囲となる。

尚、ＰＬＬ回路２３において、位相比較回路３５の出力
が選択的に制御信号生成回路３８に供給されているとき
は、パルスＣは、ＨＤ信号の位相基準点に同期せず、Ｈ
Ｄ検出信号ｅ２は第８図に示す如く位相基準点から２〜
４パルス分（３パルス中心）の遅延をもったタイミング
で出力される。

しかし、このようなＨＤ検出信号ｅ２の位相誤差は、ス
ピンドルサーボ系で問題となるものではなく、切換スイ
ッチ３４の切換によって時間軸の微調整が開始されてパ
ルスＣの位相が変化してもスピンドル今一ボにはほとん
ど影響がない。これは、スピンドルサーボ系のループ帯
域とジッタ制御ＰＬＬのループ帯域間にはおよそ１００
倍程度の差があることによる。

また、ＭＵＳＥ信号をＡ／Ｄ変換して得られたデータは
、遅延回路３０３によって所定クロック期間だけ遅延さ
れたのちＨＤ位相検出回路３０５に供給される。ＨＤ位
相検出回路３０５は、最初のＨＤ検出信号ｅ２の発生後
の最初のクロックパルスＣに同期して遅延回路３０３の
出力データからＨＤポイントの基準値である１２８レベ
ルを差し引いて得た値に対応するレベルを有するアナロ
グ信号を生成してＨＤ位相誤差信号ｅ１として出力し、
以後４８０クロック期間おきに同様にして得たアナログ
信号をＨＤ位相誤差信号ｅ１として出力する。また、そ
れと共にＨＤ位相検出回路４４は、４８０クロック期間
毎のＨＤ検出信号ｅ１及びｅ２の発生によってＨＤ検出
ＯＫ信号ｄを出力する。このＨＤ位相検出回路３０５か
ら出力されたＨＤ位相誤差信号ｅ１は、ＨＤポイントに
対するクロックパルスＣの位相誤差情報を有している。

このＨＤ位相誤差信号ｅ１をループフィルタ等を介して
ｖＣＯに供給し、このｖＣＯからクロックパルスＣを得
るようにすることによりＨＤポイントに同期したクロッ
クパルスＣが得られ、また、このクロックパルスＣによ
って時間軸の微調整をなすことができる。

尚、ＨＤ検出信号ｅ２の発生時点から３クロック期間前
にＨＤポイントが位置するので、遅延回路３０３は、こ
の遅延調整をなすために設けられたものであり、ラッチ
回路等によって構成される。

また、クランプパルス発生回路３０６は、ＦＰ検出パル
スｐ１及びＨＤ検出ＯＫ信号ｄによってＭＵＳＥ信号の
例えば第５６３ラインに設けられているクランプレベル
期間を検出して当該期間に亘ってクランプパルスｆを出
力する。このクランプパルスｆは、ＭＵＳＥ信号の直流
再生のためになすクランプの際に使用することができる
。

次に、ループフィルタ３つの具体的な構成を第９図に示
す。同図において、位相差信号ｍはスイッチ５１及びＣ
Ｒ回路５２を介してオペアンプ５３の負側入力端子に供
給される。ＣＲ回路５２は、スイッチ５１とオペアンプ
５３の負側入力端子間に直列接続された抵抗Ｒ１及びコ
ンデンサＣ１からなっている。また、周波数弁別信号ｑ
は、スイッチ５４及びＣＲ回路５５を介してオペアンプ
５３の負側入力端子に供給される。ＣＲ回路５５は、ス
イッチ５４とオペアンプ５３の負側入力端子間に直列接
続された抵抗Ｒ２及びコンデンサＣ２と、スイッチ５４
とオペアンプ５３の負側入力端子間に直列接続された抵
抗Ｒ３及びコンデンサＣ３とからなっている。

オペアンプ５３の負側入力端子と出力端子間には抵抗Ｒ
４及びコンデンサＣ４が直列接続されている。これら抵
抗Ｒ４及びコンデンサＣ４の直列接続点には抵抗Ｒ５を
介して所定の電圧Ｖｃが印加されている。また、オペア
ンプ５３の負側入力端子と出力端子間には更にスイッチ
５６が接続されている。また、オペアンプ５３の正側入
力端子には抵抗Ｒ６を介して電圧Ｖｃが印加されている
。

これらＣＲ回路５２．５５、オペアンプ５３、抵抗ＲＪ
　、Ｒ５、Ｒ８、：’ンデンサＣ４、スイッチ５６によ
ってアクティブフィルタ５７が形成されている。このア
クティブフィルタ５７の出力は、アンプ５８を介してル
ープフィルタ３つの出力として切換スイッチ１１の他人
力になる。

スイッチ５Ｌ　５４は、システムコントローラ１０から
出力される制御信号ＳＥが例えば高レベルになったとき
オンになる構成となっており、スイッチ５６は、システ
ムコントローラ１０からの制御信号ＳＥが例えば低レベ
ルになったときオンになる構成となっている。これらス
イッチ５１．５４がオン、かつスイッチ５６がオフのと
きは、位相差信号ｍ及び周波数弁別信号ｑの位相補償作
用が働くが、スイッチ５Ｌ５４がオフ、かつスイッチ５
６がオンのときは、後述する如く出力のレベルが所定レ
ベルにクランプされ、かつコンデンサＣ４がノンチャー
ジ状態になる（以下、この状態をクランプ状態と称する
）。

以上の構成におけるシステムコントローラ１０のプロセ
ッサの動作を第１０図のフローチャートを参照して説明
する。

メインルーチン等の実行中に操作部のキー操作によりス
タート指令が発せられると、プロセッサは制御信号ＳＡ
〜ＳＥによって各スイッチの初朋設定を行ない、切換ス
イッチ９から加速信号生成回路１２の出力が選択的に出
力され、スイッチ１９及びループフィルタ３つにおける
スイッチ５１．５４はオフになり、ループフィルタ３９
におけるスイッチ５６はオンになり、切換スイッチ１１
からはループアンプ２６の出力が選択的に出力され、か
つ切換スイッチ３４からは基準ＨＤ信号が選択的に出力
されるようにする（ステップＳｌ）。このステップＳ１
によってループフィルタ３つは、クランプ状態となる。

次いで、プロセッサはピックアップ７を担持しているス
ライダを半径方向に移送するスライダモータの駆動回路
に駆動指令を送出してプレイ動作の開始位置にピックア
ップ７を移動させ（ステップＳ２）、起動信号生成回路
１２にオン指令信号ｉを送出してスピンドルモータ２を
加速させると共に時間管理用のタイマをスタートさせる
（ステップＳ３）。

次いで、プロセッサはディスクコード読取回路２０及び
同期検出回路３０からそれぞれディスクコード検出パル
スｐ２及びＦＰ検出パルスｐＩが出力されているか否か
の判定（ステップＳ４）とタイムオーバーか否かすなわ
ち時間管理用のタイマの出力データが所定値以上になっ
ているか否かの判定（ステップＳ５）とを交互に行なう
ことによって、検出パルスｐＩＩり２が起動時から所定
時間以内に出力されるか否かの判定をなす。ステップＳ
４、Ｓ５によって検出パルスｐ１，１）２が所定時間以
内に出力されたと判定されたときは、プロセッサは制御
信号ＳＡによって切換スイッチ９から切換スイッチ１１
を経たループアンプ２６の出力が選択的に出力されるよ
うにしてＦＰ／ＤＣサーボループをオンにすると共に時
間管理用のタイマを再スタートさせる（ステップＳ６）
。

次いで、プロセッサはＦＰ／ＤＣサーボロツタ検出信号
ｇ及びＨＤ検出信号ｅ２がＦＰ／ＤＣサーボループオン
後所定時開所定時間以内れるか否かの判定を行なう（ス
テップＳ７、Ｓ８）。ステップＳ７、Ｓ８によってＦＰ
／ＤＣサーボロック検出信号ρ及びＨＤ検出信号ｅ２が
所定時間以内に出力されたと判定されたときは、プロセ
ッサは制御信号ＳＦをリセット回路４０に供給して分周
回路３２をリセットしくステップＳ９）、次のＨＤ検出
信号ｅ２によりＨＤ位相誤差が位相比較回路３１から出
力される時点を検知して制御信号ＳＤによって切換スイ
ッチ１１からループフィルタ３９の出力が選択的に出力
されるようにしてＨＤサーボループをオンにすると共に
肋間管理用のタイマを再スタートさせ、かつ制御信号ｓ
２によっ。

てループフィルタ３９におけるスイッチ５１．５４をオ
ンにし、５６をオフにしてクランプ状態を解除する（ス
テップ５１０）。こののち、プロセッサはＨＤサーボロ
ック検出信号ｎがＨＤサーボループオン後後窓定時間以
内出力されるか否かの判定を行なう（ステップＳ１１．
５１２）。ステップＳｌｌ、Ｓ１２によってＨＤサーボ
ロック検出信号ｎが所定時間以内に出力されたと判定さ
れたときは、プロセッサはステップＳ１に移行する直前
に実行していたルーチンの実行を再開する。

ステップＳ１１、Ｓ１２によってＨＤサーボロッり検出
信号ｎが所定時間以内に出力されなかったと判定された
ときは、プロセッサは検出パルスｐ１、ｐ２が出力され
ているか否かを判定する（ステップ５１３）。ステップ
Ｓ１２において検出パルスｐ＋＋Ｉ）ｚが出力されてい
ると判定されたときは、プロセッサは再びステップＳ６
に移行する。

ステップＳ４、Ｓ５によって検出パルスｐ１゜ｐ２が所
定時間以内に出力されなかったと判定されたときは、プ
ロセッサは制御信号ＳＡによって切換スイッチ９から制
御信号生成回路８の出力が選択的に出力されるようにし
てＦＧサーボループをオンにする（ステップ５１４）。

こののち、プロセッサは検出パルスｐＩ、ｌ）２が出力
されるか否かの判定を繰り返して行ない（ステップ５１
５）、検出パルスｐｌ、ｐ２が出力されたと判定された
ときのみステップＳ６に移行する。

また、ステップＳ７、Ｓ８によってＦＰ／ＤＣサーボロ
ック検出信号ｐ及びＨＤ検出信号ｅ２が所定時間以内に
出力されなかったと判定されたとき、及びステップ８１
３において検出パルスＩ）＋＋ｐ２が出力されてないと
判定されたときもプロセッサはステップＳ１４に移行す
る。

以上の動作におけるステップＳ３によってスピンドルモ
ータ２の回転動作が起動され、ディスク１の回転速度が
徐々に加速される。ディスク１の回転速度が規定の回転
速度に近付いてディスクコードの伝送レートによって定
まる所定の範囲内の値になると、復調回路１６から出力
されるＭＵＳＥ信号中のディスクコードの読取が可能と
なり、ディスクコード読取回路２０からディスクコード
検出パルスｐ２が出力される。また、それと同時に同期
検出回路３０からは、フレームパルスがパターン認識に
より検出され、検出パルスｐ１が出力される。

検出パルスｐＩ、り２が起動時から所定時間内に出力さ
れると、ステップＳ４〜Ｓ６によってＦＰ／ＤＣサーボ
ループがオンになる。また、このとき周波数弁別回路２
５においては、検出パルスｐ１が出力されてから検出パ
ルスｐ２が出力されるまでの時間間隔及び検出パルスｐ
２が出力されてから検出パルスｐ１が出力されるまでの
時間間隔の測定がなされ、得られた値に応じたレベルを
有する誤差信号が生成されて周波数弁別がなされる。こ
の周波数弁別回路２５から出力された誤差信号によって
ＦＰ／ＤＣサーボループが動作する。

ＦＰ／ＤＣサーボループは、検出パルスり１．１）２を
用いた周波数制御ループとなっているため、検出パルス
ｐ１又はｐ２単独でループを構成する場合に比してルー
プ帯域を広くすることが可能であり、連応性、安定性と
もに向上を図ることができる。尚、必要であれば、位相
制御をかけることも可能である。

このＦＰ／ＤＣサーボループによってディスク１の回転
速度を規定の回転速度の士数％の範囲内の値にすること
ができる。

ＦＰ／ＤＣサーボループがロック状態になると、同期検
出回路３０におけるＨＤ検出が可能になり、ＨＤ検出信
号ｅ２が出力される。ＦＰ／ＤＣサーボループがオンに
なってから所定時間以内にこのＦＰ／ＤＣサーボループ
がロック状態になり、かつＨＤ検出信号ｅ２が出力され
ると、ステップ８７〜ＳＩＯによってＦＰ／ＤＣサーボ
ループがオフになると同時にＨＤサーボループがオンに
なり、ＨＤ倍信号よる時間軸の粗調整が開始される。

ＨＤ倍信号、ディスクコードに比して周波数レートが高
いので、ＨＤサーボループがオンすることによってスピ
ンドルサーボループのループ帯域を広げるなどのループ
特性の向上を図ることができ、スピンドルサーボの安定
性が良好となる。

このＨＤサーボループがオンになる前は、ループフィル
タ３９において、スイッチ５Ｌ５４がオフであり、かつ
スイッチ５６がオンであるので、アクティブフィルタ５
７の出力電圧Ｖｏは、オペアンプ５３の負側入力端子に
印加されている電圧Ｖｃに等しくなる。また、それと同
時に同期検出回路３０におけるＨＤ検出が可能になる前
の位相差信号ｍ及び周波数弁別信号ｑがアクティブフィ
ルタ５７に供給されず、また抵抗Ｒ４とコンデンサＣ４
との直列接続点に電圧Ｖｃが印加されているので、コン
デンサＣ４の両端間には電圧が印加されず、コンデンサ
Ｃ４は電荷が蓄積されてない状態（ノンチャージ状態）
になっている。

ここで、ＨＤサーボループのロック時のアクティブフィ
ルタ５７の出力電圧Ｖｏが電圧Ｖｃに等しくなることと
している故、ＨＤサーボループがオンになる前にコンデ
ンサＣ４はＨＤサーボループのロック時のチャージ状態
に近い状態となる。

従って、ＨＤサーボループのオン時において、スイッチ
５１．５４がオンになり、かつスイッチ５６がオフにな
ってループフィルタ３９のクランプ状態が解除される瞬
間にループフィルタ３９の出力がＨＤサーボループの制
御中心値に等しくなるのである。また、それと共にステ
ップＳ９により基準ＨＤ信号を発生する分周回路３２が
リセットされ、基準ＨＤ信号の位相とＨＤ検出パルスｅ
２間の位相差をディスク偏心分以下にしてＨＤサーボル
ープオン直後の初期変動を抑えることができるので、Ｈ
Ｄサーボループのロックインが迅速になされるのである
。

尚、上記実施例においてはＨＤサーボループのオンと同
時にスイッチ５１．５４がオンになり、かつスイッチ５
６がオフになってクランプ状態が解除されるとしたが、
ＨＤサーボループのオン時から若干遅れたタイミングで
クランプ状態が解除されるようにしてもよく、そうする
ことによってＨＤサーボループに外乱が与えられること
を確実になくすことができることとなる。

また、ＨＤサーボループの応答は臨界１；ｑ動的である
ことが望ましく、ＨＤサーボループの制動係数は１付近
に設定するとよい。また、ＨＤサーボループのロック時
にはコンデンサＣ４にはオフセット分が充電されること
があるが、抵抗Ｒ４とコンデンサＣ４との直列接続点に
はロック時の出力電圧Ｖｏにほぼ等しい程度の電圧を印
加すれば実用上問題はない。

また、検出パルスｐＩＩ　　ｐ２が起動時から所定時間
以内に出力されなかったとき及びＦＰ／ＣＤサーボルー
プがオンになってから所定時間以内にこのＦＰ／ＣＤサ
ーボループがロック状態になり、かつＨＤ検出信号ｅ２
が出力されなかったとき並びにＨＤサーボループがオン
になってから所定時間以内にロック状態にならず、かつ
検出パルスｐ１、ｐ２が出力されないときは、ステップ
Ｓ１３によってＦＧサーボループがオンになる。このＦ
Ｇサーボループは、ディスクコード検出及びＦＰ検出が
万−行なえないときの保護のためのものであり、ＦＧサ
ーボループがオンになると、Ｆ／Ｖ変換回路４の出力電
圧が基準電圧発生回路６から出力された基準電圧と等し
くなるようにスピンドルモータ２の回転速度が制御され
る。

ここで、ＣＬＶ　（線速度一定）ディスクの演奏時の線
速度Ｖとディスクの回転数Ｎ［ｒｐｍｌとの関係は、ピ
ックアップの半径位置を「とすれば、Ｎ−（ｖ／２πｒ
）ｘ６０という式で表わされ、第１１図のグラフで示す
如くなる。このとき、基準電圧発生回路６は、ポテンシ
ョメータの出力電圧によって示されるピックアップの半
径位置が例えば第１１図に示す如く可変範囲を９分割し
て得た各範囲のうちのいずれに存在する位置であるかを
検知し、互いに異なる９レベルのうちの検知した範囲に
対応する１つを基準電圧として生成するように構成する
ことができる。また、Ｆ／Ｖ変換回路４は、第１２図に
示す如く変動回転数範囲内で直線性を保つように構成す
ることができる。こうすることにより、ディスク１の回
転速度は、ＦＧサーボにより規定の回転速度より若干高
いか又は低い値に制御され、フレームパルス及びディス
クコード検出が可能となる。

また、制御信号Ｓ（によって切換スイッチ３４からＨＤ
検出信号ｅ１が選択的に出力されるようにすると、既に
説明した如＜　ＰＬＬ回路２３からＨＤ検出信号ｅ１に
位相同期した可変タイミング信号が出力されて時間軸の
微調整が開始され、ディスクの偏心等に起因するジッタ
が除去される。

このとき、スピンドルサーボループは、ＨＤサーボルー
プであってもその帯域は十数Ｈｚ、ジッタＱｒｑ御系の
ＰＬＬループの帯域は数ＫＨｚであるため、ＰＬＬルー
プの応答は速く、ＰＬＬループ切換えによる引込みは瞬
時に行なわれ、スピンドルサーボ系に外乱が与えられる
ことはない。

従って、ＰＬＬループの切換えは、ＦＰ／ＣＤサーボル
ープがロック状態になってＨＤ検出が可能になった時点
で行なってもよいが、スピンドル系のＨＤサーボループ
がロック状態になった時点で行なうようにしてもよい。

また、制御信号ｓＢによりスイッチ１９がオンになると
、ＭＵＳＥ信号のクランプが開始されるが、このＭＵＳ
Ｅ信号のクランプの開始は、ＨＤ検出ＯＫ信号ｄが出力
されてから行なうようにするとよい。

以上、起動時の各部の動作について説明したが、次にス
キャン時の各部の動作について第１３図のフローチャー
トを参照して説明する。

メインルーチン等の実行中にタイマ等による割り込みに
よってプロセッサはステップＳ２１に移行し、例えばス
キャンフラグがセットされているか否かによりスキャン
動作中であるか否かを判定する。尚、スキャンフラグは
、スキャン動作を制御するルーチン（図示せず）によっ
てスキャン動作中においてセットされるものとする。

ステップＳ２１においてスキャン動作中でないと判定さ
れたときは、プロセッサはステップｓ２１に移行する直
前に実行していたルーチンの実行を直ちに再開し、スキ
ャン動作中であると判定されたときはＨＤサーボロック
検検出信号炉出力されているか否かを判定する（ステッ
プ５２２）。

ステップＳ２２においてＨＤサーボロック検検出信号炉
出力されてないと判定されたときは、プロセッサは制御
信号ｓＤによって切換スイッチ１１からループアンプ２
６の出力が選択的に出力されるようにしてＦＰ／ＤＣサ
ーボループをオンにすると共に制御信号ＳＥによってル
ープフィルタ３９をクランプ状態にする（ステップ５２
３）。

ステップＳ２２においてＨＤロック検出信号ｎが出力さ
れていると判定されたときは、プロセッサは例えばスキ
ャンフラグがクリヤされているか否かによりスキャン動
作が終了したか否かを判定する（ステップ５２４）。ス
テップＳ２４において、スキャン動作が終了してないと
判定されたときはプロセッサは再びステップＳ２２に移
行し、スキャン動作が終了したと判定されたときはプロ
セッサはステップＳ２１に移行する直前に実行していた
ルーチンの実行を再開する。

ステップＳ２３によってＦＰ／ＤＣサーボループをオン
にしたのちは、プロセッサは検出パルスｐ＋＋Ｉ）ｚが
出力されているか否かを判定する（ステップ５２６）。

ステップＳ２６において検出パルスＩ）１．ｐ２が出力
されていると判定されたときは、プロセッサはＦＰ／Ｄ
Ｃサーボロック検出信号ｇが出力されているか否かを判
定する（ステップ５２７）。ステップＳ２６において検
出パルスＩ）１．ｐ２が出力されてないと判定されたと
きは、プロセッサは制御信号ＳＡによって切換スイッチ
９から制御信号生成回路８の出力が選択的に出力される
ようにしてＦＧサーボループをオンにしくステップ５２
８）、検出パルスｐ１゜ｐ２が出力されているか否かの
判定を繰り返して行ない（ステップ８２９）、検出パル
スｐ１，１）２が出力されたと判定されたときのみステ
ップＳ２３に移行する。

ステップＳ２７においてＦＰ／ＤＣサーボロック検出信
号ρが出力されていると判定されたときは、プロセッサ
は制御信号ＳＦをリセット回路４０に供給して分周回路
３２をリセットしくステップ５３０）、次のＨＤ検出信
号ｅ２によりＨＤ位相誤差が位相比較回路３１から出力
される時点を検知して制御信号ｓ□によって切換スイッ
チ１１からループフィルタ３つの出力が選択的に出力さ
れるようにしてＨＤサーボループをオンにすると共に制
御信号ＳＥによってループフィルタ３９におけるスイッ
チ５１．５４をオンにし、５６をオフにしてクランプ状
態を解除しくステップ５３１）、再びステップＳ２２に
移行する。

以上の動作におけるステップＳ２２．８２３によってス
キャン中にＨＤサーボループが非ロック状態になると、
ＦＰ／ＤＣサーボループがオンになり、ＦＰ／ＤＣサー
ボループによる時間軸の粗調整がなされる。スキャン動
作中は、このＦＰ／ＤＣサーボループが支配的になり、
スキャン動作終了後は、ステップＳ２６〜Ｓ３１により
ＨＤす−ボルーブが再びオンになる。このＨＤサーボル
ープが再びオンになるときも、基準ＨＤ信号を発生する
分周回路３２がリセットされ、基準ＨＤ信号の位相とＨ
Ｄ検出パルスｅ２間の位相差をディスク偏心分以下にし
てＨＤサーボループオン直後の初期変動を抑えることが
できると共にループフィルタ３つにおけるスイッチ５Ｌ
　５４．５６の作用によってＨＤサーボループにコンデ
ンサｃ４による外乱は与えられないので、ＨＤサーボル
ープのロックインが迅速になされるのである。

また、スキャン動作中もディスクコード検出が不能にな
ったときは、ステップＳ２８によりＦＧサーボループが
オンになる。また、スキャン動作中であってもＦＰ／Ｄ
Ｃサーボループがロック状態になり、ＨＤ検出が可能に
なってＨＤサーボループがオンになることもあり得る。

第１４図は、同期検出回路３０の他の例を示すブロック
図であり、ＦＰ検出回路３０１．ＨＤパターン検出回路
３０２．遅延回路３０３．ＨＤ検出窓発生回路３０４．
ＨＤ位相検出回路３ｏ５゜クランプパルス発生回路３０
６は、第６図の回路と同様に接続されている。しかしな
がら、本例におけるＨＤパターン検出回路３０２は、Ｉ
（Ｄ検出信号ｅ２を生成すると共にＨＤポイントより１
クロック前及び１クロック後の低レベル部及び高レベル
部のレベルを検出し、検出した各レベルを表わすデータ
をＨＤ位相検出回路３０５に供給するように構成されて
いる。

このＨＤパターン検出回路３０２の出力データは、位相
検出回路３０５における平均値算出回路３１１に供給さ
れてＨＤポイントより１クロック前及び１クロック後の
低レベル部及び高レベル部のレベルの平均値が算出され
る。この平均値算出回路３１１の出力データは、切換ス
イッチ３１２の一方の入力端子に供給される。切換スイ
ッチ３１２の他方の入力端子にはＨＤポイントのレベル
である１２８レベルを表わすデータが図示せぬデータ発
生回路から供給されている。切換スイッチ３１２の制御
入力端子には、例えばシステムコントローラ１０から制
御信号ｓＢが供給されており、切換スイッチ３１２は、
この制御信号ｓ８によってスイッチ１９がオフのときす
なわちクランプ回路１８におけるクランプがなされてい
ないときは平均値算出回路３１１の出力を選択的に出力
し、スイッチ１９がオンになってクランプ回路１８にお
けるクランプがなされるようになると１２８レベルを表
わすデータを選択的に出力する構成となっている。

切換スイッチ３１２の出力データは、減算回路３１３に
供給されてＨＤポイントレベル抽出回路３１４の出力デ
ータが差し引かれる。Ｉ（Ｄポイントレベル抽出回路３
１４は、遅延回路３０３の出力データをＨＤ検出信号ｅ
２のエツジによって保持することによりＨＤポイントの
レベルを抽出する構成となっている。

減算回路３１３の出力データは、レベル・位相誤差変換
回路３１５に供給される。レベル・位相誤差変換回路３
１５は、例えば減算回路３１３の出力データに所定の値
を掛は合わせることにより位相誤差を表わすデータに変
換する構成となっている。このレベル・位相誤差変換回
路３１５の出力は、Ｄ／Ａ変換回路３１６によってアナ
ログ信号に変換されてＨＤ位相誤差信号ｅ１として出力
される。また、レベル・位相誤差変換回路３１５の出力
データは、ロック検出回路３１７に供給されており、レ
ベル・位相誤差変換回路３１５の出力データの値が所定
値以下になるとロック検出回路３１７からＨＤ検出ＯＫ
信号ｄが出力される。

以上の構成におけるＨＤポイントレベル抽出回路３１４
によって抽出されたレベルが第１５図のＢ点のレベルで
あったとすると、このＢ点のレベルとＨＤポイントＡの
レベルである１２８レベルとの差ΔＶに対応する位相差
Δθが位相誤差である。ところが、クランプ回路１８に
おいてクランプがなされてない場合は、ＨＤポイントＡ
のレベルが安定してない可能性がある。しかしながら、
この場合は平均値算出回路３１１の出力が選択的に減算
回路３１３に供給され、ＨＤポイントより１クロック前
及び１クロック後の低レベル部及び高レベル部のレベル
の平均値をＨＤポイントＡのレベルとしてサンプルポイ
ントＢのレベルとの差に対応する位相差Δθが計算され
るので、位相誤差の検出が誤りなくなされるのである。

尚、上記実施例においては、ループフィルタ３つは、位
相差信号ｍ及び周波数弁別信号ｑをアナログ信号のまま
処理するように構成されているとしたが、ループフィル
タ３９は、ディジタルフィルタを使用して構成すること
もできる。その場合、例えば特願昭６３−２０７１１７
号の第１０図に示されている如く構成するとよい。

また、上記実施例においては、同期検出回路３０におけ
るＨＤ位相検出回路３０５は、ＨＤ位相誤差検出信号ｅ
１及びＨＤ検出ＯＫ信号ｄのみを出力するように構成さ
れているとしたが、ＨＤ位相検出回路３０５から更にＨ
Ｄ位相誤差検出信号ｅ１と同タイミングでパルスｅ２′
が出力されるようにし、このパルスｅ２′をＨＤ検出信
号ｅ２に代えて位相比較回路３１、周波数弁別回路３３
に供給してもよい。

発明の効果 以上詳述した如く本発明による時間軸制御装置において
は、第１指令に応じてオンとなって読取信号中のＨＤ信
号に基づいて記録ディスクの回転速度の制御による時間
軸制御をなすＦＩ　Ｄサーボループと、第２指令に応じ
てオンとなって読取信号中のディスクコードを検出する
毎に検出信号を発生してこの検出信号と読取信号中のフ
レームパルス間の時間間隔に基づいて記録ディスクの回
転速度の制御による時間軸制御をなすディスクコードサ
ーボループと、起動時及びＨＤサーボループが非ロック
状態になった場合には読取信号中のＨＤ信号が検出され
るまで第２指令を発したのち第１指令を発する制御手段
とを設けている。

従って、本発明による時間軸制御装置においては、起動
時等において記録ディスクの回転速度が検出が容易なフ
レームパルス及びディスクコードによってＨＤ信号の検
出が行なえる程度に制御されたのちこのＨＤ信号による
高精度な時間軸制御が開始されることとなり、時間軸制
御用のパイロット信号が不要となる。また、フレームパ
ルス及びディスクコードの２つの信号を用いて時間軸制
御を行なっているので、フレームパルス及びディスクコ
ードのうちの一方のみを用いた場合に比してエラー信号
のサンプリング周波数を２倍にすることができ、サーボ
ループの帯域を広げやすく、連応性の向上を図ることが
できる。また、それと共に、エラー信号のサンプル・ホ
ールドに要する無駄時間を半分にすることができ、サー
ボループの安定性を確保しやすいのである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、ディスクコードのフォーマットを示す図、第３図は
、第１図の装置におけるディスクコード読取回路２０の
具体的な構成を示すブロック図、第４図は、第１図の装
置における周波数弁別回路２５の具体的な構成を示す回
路ブロック図、第５図は、第４図の回路の各部の動作を
示すタイミングチャート、第６図は、第１図の装置にお
ける同期検出回路３０の具体的な構成を示すブロック図
、第７図及び第８図は、第６図の回路におけるＨＤパタ
ーン検出回路の動作を示す波形図、第９図は、第１図の
装置におけるループフィルタ３つの具体的な構成を示す
回路図、第１０図は、第１図の装置におけるプロセッサ
の動作を示すフローチャート、第１１図は、ＣＬｖディ
スクにおけるピックアップの半径位置と回転数との関係
を示すグラフ、第１２図は、第１図の装置におけるＦ／
Ｖ変換回路４の特性を示すグラフ、第１３図は、第１図
の装置におけるプロセッサの動作を示すフローチャート
、第１４図は、同期検出回路３０の具体的な構成の他の
例を示すブロック図、第１５図は、位相誤差Δθとレベ
ル差ΔＶとの関係を示す図、第１６図は、ＭＵＳＥ信号
の波形図、第１７図は、ＨＤ信号の波形図、第１８図は
、フレームパルスの波形図である。 主要部分の符号の説明 ２・・・・・・スピンドルモータ ９．１１，３４・・・・・・切換スイッチ１０・・・・
・・システムコントローラ２０・・・・・・ディスクコ
ード読取回路５．３３・・・・・・周波数弁別回路 ０・・・・・・同期検出回路 １・・・・・・位相比較回路 ０・・・・・・リセット回路

Claims (3)

【特許請求の範囲】
1. （１）所定レベル点をサンプリング用タイミング信号の
   位相基準点とする第１同期信号及び前記第１同期信号の
   Ｎ（Ｎは自然数）倍の周期で発生する第２同期信号に加
   えて前記第２同期信号と同一周期で制御コードが挿入さ
   れたサンプル化ビデオ信号を担う記録ディスクを演奏す
   る装置における時間軸制御装置であって、第１指令に応
   じてオンとなって前記記録ディスクから得られる読取信
   号中の第１同期信号に基づいて前記記録ディスクの回転
   速度の制御による時間軸制御をなす第１サーボループと
   、第２指令に応じてオンとなって前記読取信号中の制御
   コードを検出する毎に検出信号を発生してこの検出信号
   と前記読取信号中の第２同期信号間の時間間隔に基づい
   て前記記録ディスクの回転速度の制御による時間軸制御
   をなす第２サーボループと、起動時及び前記第１サーボ
   ループが非ロック状態になった場合には前記読取信号中
   の第１同期信号が検出されるまで前記第２指令を発した
   のち前記第１指令を発する制御手段とからなる時間軸制
   御装置。
2. （２）前記第１サーボループは、前記第１同期信号のＭ
   （Ｍは２以上の整数）倍の周波数の基準信号を発生する
   基準信号発生手段と、前記基準信号をＭ分周する分周手
   段と、前記分周手段の出力と前記読取信号中の第１同期
   信号との位相差に応じて前記記録ディスクを回転駆動す
   る駆動手段とからなり、前記第１指令の発生時に前記分
   周手段をリセットするリセット手段を備えたことを特徴
   とする請求項１記載の時間軸制御装置。
3. （３）前記第１サーボループは、第３指令に応じてその
   出力の制御中心値を生ずる状態を取るループフィルタを
   有し、かつ前記制御手段は、前記第１サーボループのオ
   ープン時に前記第３指令を発することを特徴とする請求
   項１記載の時間軸制御装置。