JPH0772224A - 半導体集積回路の検査装置 - Google Patents

Abstract

(57)【要約】 【目的】検査中のＩＣにサージ電圧が印加される不具合
に対して、定期的に波形観測を行なって異常の防止を計
っていたが、発見困難な故障モードや装置の保守技能不
足等で、発生箇所，発生時期が不明確な為、製品の品質
是正が不明確になる問題と、定期的な装置の検査に多大
な時間を要して装置の稼働を低下させていた問題を解決
するねらい。 【構成】定期的な検査を廃止する為に、検査中のＩＣを
常時、又は指定区間サージ電圧を監視してサージ電圧信
号３６を出力する検出部と、異常（サージ）が発生した
時に装置を停止させて製品の是正措置を行なわせるよう
に異常停止制御部と、異常内容を保守作業者に提供して
装置の是正を行なわせる異常履歴記録部とで構成され
る。 【効果】検査中のＩＣにサージ電圧が印加された時に、
製品の是正を容易に行ない、又装置の是正を容易に正し
く行なわせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路（以下Ｉ
Ｃ）の検査装置に関し、特に入力情報を与えて出力され
る出力情報を期待値データと逐次比較検査して、機能お
よび特性を検査する半導体集積回路の検査装置に関す
る。

【０００２】

【従来の技術】従来、この種の半導体集積回路の検査装
置は、中央演算処理部、パタン発生部、タイミング発生
部、電源電圧発生部、ＤＣ測定部、ピンエレクトロニク
ス部を有していたが、この構成に於いて、図６に示すよ
うに、中央演算処理部は、電源電圧発生部を駆動して、
ＩＣの電源ピンに電圧を印加させていた。

【０００３】次に、中央演算処理部は、パタン発生部と
タイミング発生部とに対して、パタン発生を指示して、
ピンエレクトロニクス部からＩＣの信号ピンに電圧波形
を印加させていた。

【０００４】また、中央演算処理部は、ＤＣ測定部を駆
動して、ＩＣの信号ピンに電圧波形を印加させていた。

【０００５】図４は、ｎ番目のデバイスとｎ＋１番目の
デバイスとを連続で検査するときのタイミング図であ
る。

【０００６】更に、各デバイスは、２つのテスト項目で
構成されて、第１テスト目に機能検査を、第２テスト目
にＤＣ測定を行なう。

【０００７】この時、中央演算処理部は、機能検査とＤ
Ｃ測定に対して、判定のストローブ（ＳＴＢ信号）を発
生させていた。

【０００８】そして、ｎ番目のデバイスとｎ＋１番目の
デバイスとは、インデクスの間半導体集積回路の検査装
置の検査資源と切り離されてフローティング状態とな
る。

【０００９】続いて、上記電源電圧発生部、ＤＣ測定
部、ピンエレクトロニクス部について、各々図７，図
８，図９を用いて説明する。

【００１０】図７は電源電圧発生部のブロック図、図８
はＤＣ測定部のブロック図、図９はピンエレクトロニク
ス部のブロック図である。

【００１１】図７の例に於いて、この電源電圧発生部
は、基準電圧発生器１と、入力抵抗２と、演算増幅器３
と、電流増幅器４と、ボルテージフォロワ５と、帰還抵
抗６と、リレー７，８と、出力電圧９の端子とを備え
る。

【００１２】始めに、基準電圧発生器１を０Ｖに設定し
て、リレー７，８を開放すると、出力電圧９は不定とな
り、フローティング状態となる。続いて、リレー７，８
を閉じると、出力電圧９は０Ｖ状態となる。

【００１３】更に基準電圧発生器１を所定の電圧に設定
すると、演算増幅器３，入力抵抗２，帰還抵抗６によっ
て演算されて、出力電圧９を確定し、定電圧をＩＣの電
源ピンに印加する。

【００１４】ここで、電流増幅器４は電流を増幅し、ボ
ルテージフォロワ５はインピーダンス変換に用いられ
る。

【００１５】図８は、ＤＣ測定部を電圧印加，電流測定
器として機能させた場合である。この図に於いて１〜９
は図７で説明した通り出力電圧９を確定し、定電圧を発
生させる。

【００１６】ところで、図７では、ＩＣの電源ピンに電
圧を印加したのに対して、図９で説明するピンエレクト
ロニクスを介してＩＣの信号ピンに電圧を印加させるよ
うに動作する。

【００１７】図８に於いてこのＤＣ測定器は、電流検出
抵抗１０と、入力抵抗１１，１２と、演算増幅器１３
と、差電圧出力１４の端子とを備える。電流検出抵抗１
０はＩＣの電源ピンに流れる電流を電圧に変換する。

【００１８】入力抵抗１１，１２と演算増幅器１３とは
図示しない帰還抵抗とで、差電圧計測回路を構成して差
電圧出力１４を得るように動作する。

【００１９】図９に於いて、信号バッファ１５と、原パ
タン１６と、レベル選択信号１７，１８と、レベル電圧
１９，２１、アナログスイッチ２０，２２、リレー２
３，２４，２７、ＤＣ測定部２５、ＩＣの信号ピン２
６、レベル比較器２８、比較電圧２９，３０、判定信号
３１が示されている。

【００２０】ピンエレクトロニクス部の主な機能は２つ
ある。最初の１つは、ＩＣの信号ピンと接続して機能検
査パタンを印加するドライバ機能と、ＩＣの信号ピンか
ら出力されるデータ列を期待値とレベル比較，波形比較
するコンパレータ機能である。次の１つは、ＤＣ測定部
とＩＣの信号ピンとを接続し分配する機能である。

【００２１】先ずドライバ機能の動作概要について説明
する。インデクスの区間に於いては、リレー２３，２
４，２７は開放状態である。

【００２２】次に、機能検査の開始に当たって、リレー
２３を閉じた後、信号バッファ１５は原パタン１６を受
けてレベル選択信号１７，１８を発生する。

【００２３】レベル選択信号１７，１８はアナログスイ
ッチ２０，２２を開閉させて、レベル電圧１９，２１を
ＩＣの信号ピン２６に出力する。

【００２４】ここで、レベル選択信号１７，１８は互い
に反転関係にあり、例えばレベル選択信号１７が高レベ
ルのレベル電圧を選択するなら、レベル選択信号１８は
低レベルのレベル電圧を選択するように動作する。

【００２５】次に、コンパレータ機能の動作概要につい
て説明する。インデクスの区間に於いては、リレー２
３，２４，２７は開放状態である。

【００２６】次に、機能検査の開始に当たって、リレー
２７を閉じた後、レベル比較器２８はＩＣ信号ピンから
出力されるデータ列を入力されると、比較電圧２９，３
０によってレベル比較を行なって判定信号３１を出力す
る。

【００２７】ここで、レベル比較器２８は比較電圧２
９，３０によって、例えば入力電圧が比較電圧２９より
高いか、比較電圧３０より低いかを判定する。

【００２８】尚、判定信号３１はこの後、図示しない期
待波形と判定ストローブによって比較判定される。

【００２９】次に、ＤＣ測定部とＩＣの信号ピンとを接
続し分配する機能について説明する。インデクスの区間
に於いては、レー２３，２４，２７は開放状態である。

【００３０】次に、ＤＣ測定の開始に当たって、リレー
２４を閉じだ後、ＤＣ測定部２５を駆動させると、ＩＣ
の信号ピンに電圧を印加し、電流を計測する等のＤＣ測
定動作をする。

【００３１】

【発明が解決しようとする課題】ＩＣの検査品質を確保
する上で、検査中にＩＣに異常な破壊型の高電圧（以下
サージ電圧）が印加されないようにするか、もしくは印
加されたＩＣを出荷させないようにすることは非常に重
要な課題である。

【００３２】図１０はサージ電圧の例を示すタイミング
図である。図１０で示したように、一般に装置の電気部
品が誤動作したり、不良のＩＣを検査した後装置が安定
する前に次のＩＣを検査したり、リレーなどのチャタリ
ングに起因したり、負荷容量に起因したり、サージ電圧
Ｓの発生の要因はさまざまである。

【００３３】従来、このような課題に対して定期的にＩ
Ｃの検査プログラムを用いて、波形の観測を行なって装
置の異常動作を未然に防止する措置がなされていた。

【００３４】ところで、上記の措置には２つの問題があ
る。１つは再現性の少ない異常動作や保守技術の未熟の
ために定期的な検査で発見できない場合である。このよ
うな場合、製品の品質是正措置が不明確になる問題があ
る。

【００３５】更に１つは波形の観測に膨大な時間を要
し、高額な検査装置の稼働率を低下させる問題がある。

【００３６】例えば、ＩＣの検査プログラムの実行時間
が３分で、２８ピンのＩＣを６４個同時に検査する装置
の場合を想定する。４現象のオシロスコープで観測する
と、最低観測時間は以下の通りである。

【００３７】 ２８ピン×６４個×３分／４現象≒２２時間 このように、従来の半導体集積回賂の検査装置はサージ
電圧によるＩＣの検査品質劣化を防止するに当たり、製
品の品質是正措置が不明確になる問題と、定期的な検査
に膨大な時間を要し検査装置の稼働率を低下させる問題
とを有する欠点があった。

【００３８】上述した従来の半導体集積回路の検査装置
は、サージ電圧によるＩＣの検査品質劣化を防止するに
当たり、定期的な検査を必要とした。

【００３９】これに対し、本発明の半導体集積回路の検
査装置は、ＩＣの検査中に常時または指定区間サージ電
圧を監視する。また、異常検出時に装置を停止させて製
品の是正措置を行なわせると共に、異常内容を保守作業
者に提供して装置の是正措置を行なわせるという相違点
を有する。

【００４０】

【課題を解決するための手段】本発明の半導体集積回路
の検査装置は、ＩＣの各ピンに発生するサージ電圧を検
出するサージ電圧検出部と、このサージ電圧が発生した
時に装置の動作を停止させる異常停止制御部と、このサ
ージ電圧が発生した箇所を記録する異常履歴記録部とを
有することを特徴とする。

【００４１】

【実施例】図１，図２，図３は、本発明の一実施例の電
源電圧発生部、ＤＣ測定部、ピンエレクトロニクス部の
ブロック図であり、従来のそれぞれにサージ電圧検出部
を組合わせて構成したブロック図である。

【００４２】従来の電源電圧発生部、ＤＣ測定部、ピン
エレクトロニクス部の概略動作について図７，図８，図
９を用いて説明したのでここでは省略し、組み合わせた
部分についてのみ追加説明する。

【００４３】図１に於いて、レベル減衰器３２、レベル
比較器３３、比較電圧３４，３５、サージ検出信号３６
が示されている。

【００４４】レベル減衰器３２はボルテージフォロワ５
の出力を入力すると、比較電圧３４，３５によってレベ
ル比較を行なってサージ検出信号３６を出力する。

【００４５】ここで、レベル比較器３３は比較電圧３
４，３５によって、例えば入力電圧が比較電圧３４より
高いか、比較電圧３６より低いかを判定する。

【００４６】従って、サージ電圧の許容値はプログラム
によって設定できる。例えば、サージ電圧が発生して比
較電圧を遮ったなら、レベル比較器３３はサージ検出信
号３６を出力する。

【００４７】尚、レベル減衰器３２の第１の実施例は抵
抗器分圧回路で、第２の実施例は演算増幅器で実現す
る。

【００４８】図２に於いては、図１と同様、レベル減衰
器３２はボルテージフォロワ５の出力を入力すると、比
較電圧３４，３５によってレベル比較を行なってサージ
検出信号３６を出力する。

【００４９】図３に於いては、図１でレベル減衰器３２
はボルテージフォロワ５の出力を入力したのに対して、
ＩＣの信号ピン２６の電圧をアナログスイッチ３７を介
して入力する。

【００５０】アナログスイッチ３７の制御は図示しない
中央演算処理部を用いて行なう。尚、アナログスイッチ
３７の制御の第１の実施例は、使用する入出力ピンを常
時接続する制御で、第２の実施例は指定区間接続で実現
する。

【００５１】指定区間については、例えば図１０のタイ
ミング図を用いて説明するなら、インデクスの区間、テ
スト１の区間、前者の組み合わせ区間等の論理式による
指定で実現する。

【００５２】次に、本発明の実施例の内、異常停止制御
部と異常履歴記録部との構成と概略動作について図面を
参照して説明する。

【００５３】図４，図５はそれぞれ異常停止時の装置制
御フロー図と異常履歴記録部のブロック図である。

【００５４】図４に於いて、サージが検出されたなら中
央演算処理部に対して割込みを発生させるステップＳＰ
１に続いて、検査終了か否かの判断ステップＳＰ２，検
査実行停止ステップＳＰ３，割込み要因の表示ステップ
ＳＰ４，表示解除か否かの判断ステップＳＰ５，メイン
ルーチンへのステップＳＰ６がある。

【００５５】ステップＳＰ１の後、該当するＩＣの検査
が終了する迄検査を続行するが、次のＩＣの検査を実行
せずに割込み要因をＣＲＴ等に表示してオペレータの指
示待ちとする。

【００５６】先の実施例では検査終了迄検査を続行させ
たのに対して、第２の実施例は割込み発生後直ちにＩＣ
の検査を中断させる。

【００５７】図５に於いて、論理和回路３８，割込み信
号３７，割込み要因４０，順序信号４１，記憶回路４
２，読みだしデータ４３が示されている。

【００５８】記憶回路４２は、順序信号４１の横線４１
１，４１２，…，４１ｉと読み出しデータ４３の縦線４
３１，４３２，…，４２ｊとがクロスする位置にメモリ
セルが配置される。

【００５９】割込み信号３９を出力する論理和回路３８
の入力には、記憶回路４２からの割込み要因４０の各線
４０１，４０２，…，４０ｎが接続される。

【００６０】論理和回路３８はサージ検出信号によって
発生せられる割込み要因４０を受けて、割込み信号３９
を発生する。

【００６１】一方、記憶回路４２は順序信号４１でアド
レスされる領域に割込み要因４０を記録する。

【００６２】次に、割込み要因４０をＣＲＴ等に表示す
る場合、記憶回路４２は順序信号４１でアドレスされる
領域を読み出して読みだしデータ４３を中央演算処理部
に出力する。この後、この中央演算処理部はＣＲＴ等に
データを表示する。

【００６３】尚、順序信号４１は区間指定の順序のこと
で、１番目の区間，２番目の区間のように指定する。

【００６４】

【発明の効果】以上説明したように、本発明は、ＩＣの
検査中に常時または指定区間サージ電圧で監視できるの
で、定期的な波形の観測に２２時間もの時間を必要とし
たのに対して、波形観測は不要となり、また異常検出時
に装置を停止させるようにしたので、サージ電圧によっ
てダメージを受けた製品を特定でき、従って、製品の是
正措置が容易且つ確実に行なえる。そのため、従来数十
ＰＰＭの不良混入の危険性があったのに対して、数ＰＰ
Ｍの不良混入に低減できる効果を有する。

【００６５】また、異常内容を保守作業者に提供するよ
うにしたので、１件の保守作業に数十時間を必要とした
のに対して、数十分の保守作業に低減できる効果を有す
る。

【００６６】このようにして、結果的にＩＣの検査品質
を向上させると共に、検査装置の実稼働時間を従来より
３０分／日以上向上させる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の電源電圧発生部の部分を示
すブロック図である。

【図２】本発明の一実施例のＤＣ測定部の部分を示すブ
ロック図である。

【図３】本発明の一実施例のピンエレクトロニクス部の
部分を示すブロック図である。

【図４】この実施例の異常停止時の装置制御フロー図で
ある。

【図５】この実施例の異常履歴記録部の例を示すブロッ
ク図である。

【図６】従来の技術の動作タイミングを示すタイミング
図である。

【図７】従来の電源電圧発生部のブロック図である。

【図８】従来のＤＣ測定部のブロック図である。

【図９】従来のピンエレクトロニクス部のブロック図で
ある。

【図１０】従来のサージ電圧の例を示すタイミング図で
ある。

【符号の説明】

１ 基準電圧発生器 ２ 入力抵抗 ３ 演算増幅器 ４ 電流増幅器 ５ ボルテージフォロワ ６ 帰還抵抗 ７，８ リレー ９ 出力電圧 １０ 電流検出抵抗 １１，１２ 入力抵抗 １３ 演算増幅器 １４ 差電圧出力 １５ 信号バッファ １６ 原パタン １７，１８ レベル選択信号 １９，２１ レベル電圧 ２０，２２ アナログスイッチ ２３，２４，２７ リレー ２５ ＤＣ測定部 ２６ ＩＣの信号ピン ２８ レベル比較器 ２９，３０ 比較電圧 ３１ 判定信号 ３２ レベル減衰器 ３３ レベル比較器 ３４，３５ 比較電圧 ３６ サージ検出信号 ３７ アナログスイッチ ３９ 割込み信号 ４０ 割込み要因 ４１ 順序信号 ４２ 記憶回路 ４３ 読みだしデータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路を検査する装置に於い
   て、ＩＣの各ピンに発生するサージ電圧を検出するサー
   ジ電圧検出部と、このサージ電圧が発生した時に装置の
   動作を停止させる異常停止制御部と、このサージ電圧が
   発生した箇所を記録する異常履歴記録部とを備えること
   を特徴とする半導体集積回路の検査装置。