JPH10142288A - Ｉｄｄｑを求める装置及び方法 - Google Patents
Ｉｄｄｑを求める装置及び方法Info
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- JPH10142288A JPH10142288A JP9278916A JP27891697A JPH10142288A JP H10142288 A JPH10142288 A JP H10142288A JP 9278916 A JP9278916 A JP 9278916A JP 27891697 A JP27891697 A JP 27891697A JP H10142288 A JPH10142288 A JP H10142288A
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
Abstract
(57)【要約】
【課題】 ＩＤＤＱテストにおいて、Pass-Failの判定
のみならず、さらに詳細なＩＤＤＱ値測定を行えるよう
にする。 【解決手段】 本発明による回路テスタはＤＵＴ１０５
に電力を供給するための電源出力を備えており、スイッ
チ３０４によって電源３０１の出力がＤＵＴに接続され
る。ＤＵＴにモニタ信号出力が接続され、電力減衰信号
のモニタを行う。メインフレームがスイッチ３０４を開
き、その後、モニタ信号出力における電力信号の周期的
サンプリングを行い、各周期的サンプリング時における
電力信号の大きさと所定の基準信号の大きさを比較す
る。この比較によって電力信号の大きさが基準信号の大
きさより小さくなったことが検知された時にしきい値交
差を表示し、さらに、スイッチが開いた時点からしきい
値交差の時点までに周期的にサンプルした回数とその電
力信号に基づいて詳細なＩＤＤＱ値を計算する。
のみならず、さらに詳細なＩＤＤＱ値測定を行えるよう
にする。 【解決手段】 本発明による回路テスタはＤＵＴ１０５
に電力を供給するための電源出力を備えており、スイッ
チ３０４によって電源３０１の出力がＤＵＴに接続され
る。ＤＵＴにモニタ信号出力が接続され、電力減衰信号
のモニタを行う。メインフレームがスイッチ３０４を開
き、その後、モニタ信号出力における電力信号の周期的
サンプリングを行い、各周期的サンプリング時における
電力信号の大きさと所定の基準信号の大きさを比較す
る。この比較によって電力信号の大きさが基準信号の大
きさより小さくなったことが検知された時にしきい値交
差を表示し、さらに、スイッチが開いた時点からしきい
値交差の時点までに周期的にサンプルした回数とその電
力信号に基づいて詳細なＩＤＤＱ値を計算する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、集積回路
のテストに関するものであり、とりわけ、デジタルＣＭ
ＯＳ集積回路の質及び電流の漏洩に関する迅速な機能テ
スト及び評価に関するものである。
のテストに関するものであり、とりわけ、デジタルＣＭ
ＯＳ集積回路の質及び電流の漏洩に関する迅速な機能テ
スト及び評価に関するものである。
【０００２】
【従来の技術およびその問題点】集積回路（ＩＣ）は、
その製造後に、一様に品質検査及び性能評価を受ける。
デバイスの品質は重要なので、スループット及び精度に
関して最適化された自動装置によってテストが実施され
る。ＩＣ製造用の自動テスト装置の例としては、ヒュー
レット・パッカード社から販売されているHP83000モデ
ルF330デジタルＩＣテスト・システム、及び、Schlumbe
rger, Inc. から販売されているS9000テスト・システ
ム、モデルＭＸまたはＦＸがある。一般に、これらのタ
イプのテスト装置は、図１に示すように構成されてい
る。すなわち、ＩＣテスト・システム１０１は、ワーク
ステーション１０３（または、ＩＣテスト・システムの
自動プログラミングのための同様のコンピュータ・イン
ターフェイス）に接続され、また、テストを受けるＩＣ
デバイス（以下、ＤＵＴと称する）１０５を収容する。
ＤＵＴは、個別にパッケージ化されたＩＣ、または、多
数のＩＣダイを含むウェーハ、または、これら２つのプ
ロセスの間における任意のステージのデバイスであって
もよい。HP83000テスト・システムの場合、専用メイン
フレーム・コンピュータがテスト装置のプログラムされ
た操作を制御し、ＤＵＴインターフェイス１０９に指示
して、ＤＵＴ１０５に対する信号の送信またはＤＵＴ１
０５からの信号の受信を行うようにその常駐ハードウェ
アを構成する。テスト・プロセスの継続のためのＤＵＴ
の電気的及び機械的相互接続及び取り付けは、ＤＵＴ１
０５のパッドまたはパッケージ・ピンに一時的に接続す
るための１００〜４００の接続ピンを備えた、ＤＵＴ相
互接続ボード１１１によって実施される。
その製造後に、一様に品質検査及び性能評価を受ける。
デバイスの品質は重要なので、スループット及び精度に
関して最適化された自動装置によってテストが実施され
る。ＩＣ製造用の自動テスト装置の例としては、ヒュー
レット・パッカード社から販売されているHP83000モデ
ルF330デジタルＩＣテスト・システム、及び、Schlumbe
rger, Inc. から販売されているS9000テスト・システ
ム、モデルＭＸまたはＦＸがある。一般に、これらのタ
イプのテスト装置は、図１に示すように構成されてい
る。すなわち、ＩＣテスト・システム１０１は、ワーク
ステーション１０３（または、ＩＣテスト・システムの
自動プログラミングのための同様のコンピュータ・イン
ターフェイス）に接続され、また、テストを受けるＩＣ
デバイス（以下、ＤＵＴと称する）１０５を収容する。
ＤＵＴは、個別にパッケージ化されたＩＣ、または、多
数のＩＣダイを含むウェーハ、または、これら２つのプ
ロセスの間における任意のステージのデバイスであって
もよい。HP83000テスト・システムの場合、専用メイン
フレーム・コンピュータがテスト装置のプログラムされ
た操作を制御し、ＤＵＴインターフェイス１０９に指示
して、ＤＵＴ１０５に対する信号の送信またはＤＵＴ１
０５からの信号の受信を行うようにその常駐ハードウェ
アを構成する。テスト・プロセスの継続のためのＤＵＴ
の電気的及び機械的相互接続及び取り付けは、ＤＵＴ１
０５のパッドまたはパッケージ・ピンに一時的に接続す
るための１００〜４００の接続ピンを備えた、ＤＵＴ相
互接続ボード１１１によって実施される。
【０００３】ＤＵＴ１０５は通常、デジタル・デバイス
なので、いくつかのＤＵＴ入力は、テスト中は強制的に
メインフレーム１０７の制御プログラムによって設定さ
れた論理レベルになる。他のＩＣ出力はその強制的な論
理レベルに応答して、その結果、ＤＵＴによって得られ
る論理レベルがモニタされる。モニタされる出力の論理
状態の判定はＤＵＴインターフェイス１０９によって行
われ、その結果がメインフレーム１０７によって合格／
不合格として分析され、報告される。エンジニアが所望
するテストに従って、テスト・プログラムは、ＤＵＴの
動作性能をテストするように、あるいは、ＤＵＴの特定
部分の静的パラメータをテストするように、いくつかの
サイクルの順序づけを行うことが可能である。
なので、いくつかのＤＵＴ入力は、テスト中は強制的に
メインフレーム１０７の制御プログラムによって設定さ
れた論理レベルになる。他のＩＣ出力はその強制的な論
理レベルに応答して、その結果、ＤＵＴによって得られ
る論理レベルがモニタされる。モニタされる出力の論理
状態の判定はＤＵＴインターフェイス１０９によって行
われ、その結果がメインフレーム１０７によって合格／
不合格として分析され、報告される。エンジニアが所望
するテストに従って、テスト・プログラムは、ＤＵＴの
動作性能をテストするように、あるいは、ＤＵＴの特定
部分の静的パラメータをテストするように、いくつかの
サイクルの順序づけを行うことが可能である。
【０００４】ＩＣにおいて実施される静的すなわち静止
テストの１つは、静止電流ドレイン（ＩＤＤＱまたはＩ
ＳＳＱ）のテストである。ＤＵＴ相互接続１１１または
ＩＣの回路構成に１つまたは複数のＩＤＤＱモニタを組
み込んで、ＩＣデジタル回路構成の諸部の漏洩を検出
し、静止電流が所定の値を超えると過電流エラーを生じ
るように設計することが可能である。例えば、Charles
Allen Brown等の発明で、１９９６年１０月１６日に米
国に出願され、本発明の譲受人に譲渡された米国特許出
願番号08/732,077、「Multiple On-Chip IDDQ Monitor
s」を参照されたい。また、Keating等による「A New
Approach To Dynamic IDD Testing」（Proc. 1987, In
t'l Test Conf., IEEE CS Press, 1987, pp.316-32
1）、Wallquist等による「A General Purpose IDDQ M
easurement Circuit」（Proc. 1993, Int'l Test Con
f., IEEE CS Press, 1993, pp.642-651）、Wallquist
による「Achieving IDDQ/ISSQ Production Testing Wit
h QuiC-Mon」（IEEE Design and Testof Computers, IE
EE Press, Fall 1995, pp.62-69）には、Keating/Meyer
の回路を利用して、ＩＣの漏洩テストを行うように示唆
されている。こうしたテスト構成については、今後、Ke
ating/Wallquist回路と呼ぶことにする。図２のダイヤ
グラムには、ＩＤＤＱのテストを行うためのKeating/Wa
llquist回路が示されており、まず、ＤＵＴ１０５に電
力を与え、静止（クロックを供給しない）状態にし、さ
らにその後、スイッチ２０３を開いて、テスタ電源２０
１からの供給電力を除去するように動作する。ＤＵＴ１
０５の固有キャパシタンス２０５、ＤＵＴに対する相互
接続の寄生キャパシタンス２０７、及び、おそらくは、
故意に追加されるであろうキャパシタンス（不図示）に
よって、静止状態のＤＵＴの両端間の電圧を維持するの
に十分な電荷が蓄積される。ＤＵＴであるＩＣの内部イ
ンピーダンスによって電荷が引き出されるとき、ＤＵＴ
における電圧の大きさの減衰に関するモニタが行われ
る。良質なＩＣは、電圧の減衰が比較的緩慢であるが、
欠陥のあるＩＣ（または、質的に限界のＩＣ）は、電圧
が比較的急速に減衰する。
テストの１つは、静止電流ドレイン（ＩＤＤＱまたはＩ
ＳＳＱ）のテストである。ＤＵＴ相互接続１１１または
ＩＣの回路構成に１つまたは複数のＩＤＤＱモニタを組
み込んで、ＩＣデジタル回路構成の諸部の漏洩を検出
し、静止電流が所定の値を超えると過電流エラーを生じ
るように設計することが可能である。例えば、Charles
Allen Brown等の発明で、１９９６年１０月１６日に米
国に出願され、本発明の譲受人に譲渡された米国特許出
願番号08/732,077、「Multiple On-Chip IDDQ Monitor
s」を参照されたい。また、Keating等による「A New
Approach To Dynamic IDD Testing」（Proc. 1987, In
t'l Test Conf., IEEE CS Press, 1987, pp.316-32
1）、Wallquist等による「A General Purpose IDDQ M
easurement Circuit」（Proc. 1993, Int'l Test Con
f., IEEE CS Press, 1993, pp.642-651）、Wallquist
による「Achieving IDDQ/ISSQ Production Testing Wit
h QuiC-Mon」（IEEE Design and Testof Computers, IE
EE Press, Fall 1995, pp.62-69）には、Keating/Meyer
の回路を利用して、ＩＣの漏洩テストを行うように示唆
されている。こうしたテスト構成については、今後、Ke
ating/Wallquist回路と呼ぶことにする。図２のダイヤ
グラムには、ＩＤＤＱのテストを行うためのKeating/Wa
llquist回路が示されており、まず、ＤＵＴ１０５に電
力を与え、静止（クロックを供給しない）状態にし、さ
らにその後、スイッチ２０３を開いて、テスタ電源２０
１からの供給電力を除去するように動作する。ＤＵＴ１
０５の固有キャパシタンス２０５、ＤＵＴに対する相互
接続の寄生キャパシタンス２０７、及び、おそらくは、
故意に追加されるであろうキャパシタンス（不図示）に
よって、静止状態のＤＵＴの両端間の電圧を維持するの
に十分な電荷が蓄積される。ＤＵＴであるＩＣの内部イ
ンピーダンスによって電荷が引き出されるとき、ＤＵＴ
における電圧の大きさの減衰に関するモニタが行われ
る。良質なＩＣは、電圧の減衰が比較的緩慢であるが、
欠陥のあるＩＣ（または、質的に限界のＩＣ）は、電圧
が比較的急速に減衰する。
【０００５】生産ラインにおける性能テストのために設
計された従来のＩＣテスト・システムの場合、ＤＵＴの
迅速な合格／不合格結果が得られるが、Keating/Wallqu
ist回路の減衰波形を測定し、波形が示す回路性能また
は欠陥を解析するのに必要な種類の信号解析を可能にす
る装備は施されていないので、合否判定以上に詳細な解
析には、実際の役には立たない。さらに、ＤＵＴテスト
用相互接続における寄生的な特徴の中には、減衰電圧波
形の測定結果を不明瞭にするものもあった。
計された従来のＩＣテスト・システムの場合、ＤＵＴの
迅速な合格／不合格結果が得られるが、Keating/Wallqu
ist回路の減衰波形を測定し、波形が示す回路性能また
は欠陥を解析するのに必要な種類の信号解析を可能にす
る装備は施されていないので、合否判定以上に詳細な解
析には、実際の役には立たない。さらに、ＤＵＴテスト
用相互接続における寄生的な特徴の中には、減衰電圧波
形の測定結果を不明瞭にするものもあった。
【０００６】
【課題を解決するための手段】ＤＵＴのＩＤＤＱを測定
するための装置及び方法には、ＤＵＴに電力を供給する
ための電源出力を備えた回路テスタが用いられている。
第１のスイッチによって電源の出力がＤＵＴに接続され
る。ＤＵＴにモニタ信号出力が接続され、電力減衰信号
のモニタが可能になる。少なくとも１つのプロセッサが
第１のスイッチを開き、その後、モニタ信号出力におけ
る電力信号の周期的サンプリングを行い、各周期的サン
プリング時における電力信号の大きさと所定の基準信号
の大きさを比較する。この比較によって電力信号の大き
さが基準信号の大きさより小さくなったことが検知され
た時にしきい値交差を表示し、第１のスイッチが開いた
時点以降の周期的にサンプルした回数とその電力信号に
基づいてＩＤＤＱ値を計算する。
するための装置及び方法には、ＤＵＴに電力を供給する
ための電源出力を備えた回路テスタが用いられている。
第１のスイッチによって電源の出力がＤＵＴに接続され
る。ＤＵＴにモニタ信号出力が接続され、電力減衰信号
のモニタが可能になる。少なくとも１つのプロセッサが
第１のスイッチを開き、その後、モニタ信号出力におけ
る電力信号の周期的サンプリングを行い、各周期的サン
プリング時における電力信号の大きさと所定の基準信号
の大きさを比較する。この比較によって電力信号の大き
さが基準信号の大きさより小さくなったことが検知され
た時にしきい値交差を表示し、第１のスイッチが開いた
時点以降の周期的にサンプルした回数とその電力信号に
基づいてＩＤＤＱ値を計算する。
【０００７】
【実施例】本発明の望ましい実施例では、ヒューレット
・パッカード社のＨＰ８３０００テスト・システムを用
いて、ＣＭＯＳ集積回路の迅速なテストを実施する。従
来式に合格／不合格の結果を出力する装置から詳細な機
能データが得られるようにするため、望ましい実施例で
は、本発明に適合する形態のKeating/Wallquist回路を
用いて、ＣＭＯＳ論理回路の静止漏洩電流（ＩＤＤＱ）
を検知する。図３の概略図には、望ましい実施例におけ
るKeating/Wallquist回路の接続が示されている。ＤＵ
Ｔ１０５に動作電力を供給し、ＤＵＴにおける電圧ＶDD
のサンプリングを行うために、ＤＵＴインターフェイス
１０９に電源３０１が配置される。このサンプルは、セ
ンス・ラインによってセンス電圧として電源３０１に戻
される。こうして、ＶDDの値をほとんど公差ぎりぎりに
維持することによって、低電源電圧であっても、ＤＵＴ
の精密なテストを行えるようにすることが可能になる。
抵抗器３０３は、ＶDDサンプルが電源３０１に戻されて
いない期間中、センス・ラインにおおまかなフィードバ
ックを送り出す。ＤＵＴ相互接続１１１には、２つの電
界効果トランジスタ３０４及び３０５が配置されてい
る。トランジスタ３０４は、電源３０１と直列に接続さ
れ、ＤＵＴ１０５に電力を接続する。この供給される電
力によって、ＤＵＴの寄生キャパシタ３０９、補助キャ
パシタ３０７、及び、固有キャパシタ２０５の充電も行
われる。独立したＶDDセンス・ラインは、直列に接続さ
れたトランジスタ３０５を介して電源３０１に戻され
る。メインフレーム１０７が、ＩＤＤＱテストを実施す
る準備が整っていることを示す信号を発すると、トラン
ジスタ３０４及び３０５のゲートに同時にその信号が与
えられ、両トランジスタともオフになる。トランジスタ
のこのスイッチングによって、それぞれ、ＤＵＴ１０５
への電圧供給が停止し、電源３０１に戻されているセン
ス電圧が切断される。本発明の特徴は、ＩＤＤＱテスト
において２つのスイッチ（例えばトランジスタ）、すな
わち電源ラインにおけるスイッチと電圧センス・リター
ンにおけるスイッチを用いることによって、これらスイ
ッチ３０４及び３０５のオン状態時に、ＶDDのより正確
な制御が行えるようにすることである。
・パッカード社のＨＰ８３０００テスト・システムを用
いて、ＣＭＯＳ集積回路の迅速なテストを実施する。従
来式に合格／不合格の結果を出力する装置から詳細な機
能データが得られるようにするため、望ましい実施例で
は、本発明に適合する形態のKeating/Wallquist回路を
用いて、ＣＭＯＳ論理回路の静止漏洩電流（ＩＤＤＱ）
を検知する。図３の概略図には、望ましい実施例におけ
るKeating/Wallquist回路の接続が示されている。ＤＵ
Ｔ１０５に動作電力を供給し、ＤＵＴにおける電圧ＶDD
のサンプリングを行うために、ＤＵＴインターフェイス
１０９に電源３０１が配置される。このサンプルは、セ
ンス・ラインによってセンス電圧として電源３０１に戻
される。こうして、ＶDDの値をほとんど公差ぎりぎりに
維持することによって、低電源電圧であっても、ＤＵＴ
の精密なテストを行えるようにすることが可能になる。
抵抗器３０３は、ＶDDサンプルが電源３０１に戻されて
いない期間中、センス・ラインにおおまかなフィードバ
ックを送り出す。ＤＵＴ相互接続１１１には、２つの電
界効果トランジスタ３０４及び３０５が配置されてい
る。トランジスタ３０４は、電源３０１と直列に接続さ
れ、ＤＵＴ１０５に電力を接続する。この供給される電
力によって、ＤＵＴの寄生キャパシタ３０９、補助キャ
パシタ３０７、及び、固有キャパシタ２０５の充電も行
われる。独立したＶDDセンス・ラインは、直列に接続さ
れたトランジスタ３０５を介して電源３０１に戻され
る。メインフレーム１０７が、ＩＤＤＱテストを実施す
る準備が整っていることを示す信号を発すると、トラン
ジスタ３０４及び３０５のゲートに同時にその信号が与
えられ、両トランジスタともオフになる。トランジスタ
のこのスイッチングによって、それぞれ、ＤＵＴ１０５
への電圧供給が停止し、電源３０１に戻されているセン
ス電圧が切断される。本発明の特徴は、ＩＤＤＱテスト
において２つのスイッチ（例えばトランジスタ）、すな
わち電源ラインにおけるスイッチと電圧センス・リター
ンにおけるスイッチを用いることによって、これらスイ
ッチ３０４及び３０５のオン状態時に、ＶDDのより正確
な制御が行えるようにすることである。
【０００８】スイッチ３０４及び３０５がオフになる
と、ＤＵＴ１０５に印加される電源電圧ＶDDによって表
される電力減衰信号が、寄生キャパシタ３０９、測定を
容易にするために追加することが可能な補助キャパシタ
３０７、及び、固有キャパシタ２０５に残っている電荷
によって求められる。ＩＤＤＱ測定が行われる時には、
ＤＵＴ１０５の論理は、ＤＵＴ漏洩電流だけが引き出さ
れるように所定の状態にされる。単純化された解析の場
合、この漏洩電流は、論理回路におけるゲート数及び該
回路の製造に利用される特定のプロセスに関連した不可
避のインピーダンスである、予測されるチャネル抵抗
（ＲC）と、ゲート酸化物の短絡といった望ましくない
欠陥を表した欠陥抵抗（ＲD）によって引き出される。
電源の除去後におけるＶDDの性能に対する第１の近似
は、周知のＲＣ時定数指数関数減衰である。もちろん、
それ以外に複雑で、非線形性の事項が存在するが、一般
に、電源除去直後の時間期間については、これらを無視
することが可能である。望ましい実施例の場合、ＶDD
は、ＩＤＤＱを処理し、求めるために、ＤＵＴからＤＵ
Ｔインターフェイス１０９に接続される。場合によって
は、ＶDDの追加のバッファリングまたは増幅を可能にす
るのが望ましいこともあるので、ＤＵＴ相互接続１１１
にバッファ・アンプ（点線で示す）を配置することも可
能である。
と、ＤＵＴ１０５に印加される電源電圧ＶDDによって表
される電力減衰信号が、寄生キャパシタ３０９、測定を
容易にするために追加することが可能な補助キャパシタ
３０７、及び、固有キャパシタ２０５に残っている電荷
によって求められる。ＩＤＤＱ測定が行われる時には、
ＤＵＴ１０５の論理は、ＤＵＴ漏洩電流だけが引き出さ
れるように所定の状態にされる。単純化された解析の場
合、この漏洩電流は、論理回路におけるゲート数及び該
回路の製造に利用される特定のプロセスに関連した不可
避のインピーダンスである、予測されるチャネル抵抗
（ＲC）と、ゲート酸化物の短絡といった望ましくない
欠陥を表した欠陥抵抗（ＲD）によって引き出される。
電源の除去後におけるＶDDの性能に対する第１の近似
は、周知のＲＣ時定数指数関数減衰である。もちろん、
それ以外に複雑で、非線形性の事項が存在するが、一般
に、電源除去直後の時間期間については、これらを無視
することが可能である。望ましい実施例の場合、ＶDD
は、ＩＤＤＱを処理し、求めるために、ＤＵＴからＤＵ
Ｔインターフェイス１０９に接続される。場合によって
は、ＶDDの追加のバッファリングまたは増幅を可能にす
るのが望ましいこともあるので、ＤＵＴ相互接続１１１
にバッファ・アンプ（点線で示す）を配置することも可
能である。
【０００９】前述のように、従来の集積回路自動テスト
装置は、迅速な合格／不合格表示を行うように設計され
ているが、一般に、ＲＣ時定数電圧減衰の解析といった
解析データを提供するような装備は施されていない。し
かし、所定の回数のテスト・サイクル後に認識される検
出合格／不合格事象（ＩＤＤＱ合格／不合格テストとは
別個の、独立した合格／不合格テストの場合もある）に
処理を加えて電圧減衰波形の近似を生じ、この近似から
ＩＤＤＱ電流値を求めることが可能である。望ましい実
施例をあげると、HP83000テスト・システムにおいて実
施されるようにプログラムされた１つまたは複数のテス
トが、ＩＤＤＱ合格／不合格のテストである。この場
合、テスト・システムは、それぞれ、所定の時間量（例
えば、望ましい実施例の場合、約５μ秒）に等しい、あ
る一連の数のサイクルにわたって、ＩＤＤＱ合格／不合
格のテストを行うようにプログラムされている。留意す
べきは、該テスト・システムは、所与の時間に１００を
超えるテスト・ポイントのテストを行うことができるの
で、ＩＤＤＱ及び他の漏洩電流測定を他のＤＵＴパラメ
ータの測定と同時に実施できるという点である。それに
もかかわらず、以下の論考では、漏洩電流の測定を別個
に考察するが、他のＩＤＤＱ測定を含む他の測定も同時
に行うことが可能である。
装置は、迅速な合格／不合格表示を行うように設計され
ているが、一般に、ＲＣ時定数電圧減衰の解析といった
解析データを提供するような装備は施されていない。し
かし、所定の回数のテスト・サイクル後に認識される検
出合格／不合格事象（ＩＤＤＱ合格／不合格テストとは
別個の、独立した合格／不合格テストの場合もある）に
処理を加えて電圧減衰波形の近似を生じ、この近似から
ＩＤＤＱ電流値を求めることが可能である。望ましい実
施例をあげると、HP83000テスト・システムにおいて実
施されるようにプログラムされた１つまたは複数のテス
トが、ＩＤＤＱ合格／不合格のテストである。この場
合、テスト・システムは、それぞれ、所定の時間量（例
えば、望ましい実施例の場合、約５μ秒）に等しい、あ
る一連の数のサイクルにわたって、ＩＤＤＱ合格／不合
格のテストを行うようにプログラムされている。留意す
べきは、該テスト・システムは、所与の時間に１００を
超えるテスト・ポイントのテストを行うことができるの
で、ＩＤＤＱ及び他の漏洩電流測定を他のＤＵＴパラメ
ータの測定と同時に実施できるという点である。それに
もかかわらず、以下の論考では、漏洩電流の測定を別個
に考察するが、他のＩＤＤＱ測定を含む他の測定も同時
に行うことが可能である。
【００１０】次に図４を参照すると、合格／不合格の高
速測定システムから漏洩電流性能の機能測定値を回復す
る望ましい実施例のプロセスが示されている。ワークス
テーション１０３は極めて有能で柔軟性に富んでいる
が、漏洩電流テストを直接制御するだけのために用いる
には比較的不経済である。従って、望ましい実施例の場
合、メインフレーム１０７は一連のテスタ・サイクルに
おいて沈降電圧ＶDDのテストを行うようにプログラムさ
れる。テスト・サンプリング時間はあらかじめ決めら
れ、そのプログラムはワークステーション１０３からメ
インフレーム１０７にダウン・ロードされる。減衰ＶDD
が選択されたしきい値より降下すると、テスト・サンプ
リング時間の１つの始めにおいて、不合格が表示され
る。
速測定システムから漏洩電流性能の機能測定値を回復す
る望ましい実施例のプロセスが示されている。ワークス
テーション１０３は極めて有能で柔軟性に富んでいる
が、漏洩電流テストを直接制御するだけのために用いる
には比較的不経済である。従って、望ましい実施例の場
合、メインフレーム１０７は一連のテスタ・サイクルに
おいて沈降電圧ＶDDのテストを行うようにプログラムさ
れる。テスト・サンプリング時間はあらかじめ決めら
れ、そのプログラムはワークステーション１０３からメ
インフレーム１０７にダウン・ロードされる。減衰ＶDD
が選択されたしきい値より降下すると、テスト・サンプ
リング時間の１つの始めにおいて、不合格が表示され
る。
【００１１】漏洩電流は、ＤＵＴを適正な低電力または
静止状態にしてからテストされる。望ましい実施例の場
合、一連の合格／不合格テストを行っている一方で、Ｉ
ＤＤＱ漏洩電流の値がＩＤＤＱ合格／不合格の判定とは
別個に求められる。すなわち、従来のＩＤＤＱテストに
落ちることのないＤＵＴであっても、そのＩＤＤＱ値
は、それに関連する特性が既知であるような別の所定の
電圧しきい値よりも下に降下するまで、減衰していくＶ
DDのサンプリングを継続することによって求めることが
可能である。その特性とは、例えば、所定の電圧しきい
値での測定及びデバイス・サンプルからあらかじめ求め
られた、ＤＵＴ１０５及びＤＵＴ相互接続１１１の抵抗
及びキャパシタンスとすることが可能である。または、
この特性を、特定のＩＤＤＱ電流値にあらかじめ相関を
持っている、測定されたＶDD減衰電圧曲線族とすること
も可能である。どちらのＩＤＤＱを求める方法も、代替
実施例に用いることが可能である。
静止状態にしてからテストされる。望ましい実施例の場
合、一連の合格／不合格テストを行っている一方で、Ｉ
ＤＤＱ漏洩電流の値がＩＤＤＱ合格／不合格の判定とは
別個に求められる。すなわち、従来のＩＤＤＱテストに
落ちることのないＤＵＴであっても、そのＩＤＤＱ値
は、それに関連する特性が既知であるような別の所定の
電圧しきい値よりも下に降下するまで、減衰していくＶ
DDのサンプリングを継続することによって求めることが
可能である。その特性とは、例えば、所定の電圧しきい
値での測定及びデバイス・サンプルからあらかじめ求め
られた、ＤＵＴ１０５及びＤＵＴ相互接続１１１の抵抗
及びキャパシタンスとすることが可能である。または、
この特性を、特定のＩＤＤＱ電流値にあらかじめ相関を
持っている、測定されたＶDD減衰電圧曲線族とすること
も可能である。どちらのＩＤＤＱを求める方法も、代替
実施例に用いることが可能である。
【００１２】ＩＤＤＱを求めることになる場合、プログ
ラムは、ワークステーション１０３から、とりわけ、Ｉ
ＤＤＱテストを定義するテスト・プロセスのポインタを
受け入れる（４０１）。このプロセスは、ワークステー
ション１０３、メインフレーム１０７、及び、ＤＵＴイ
ンターフェイス１０９の間で、設計者が最適とみなすよ
うに分散することが可能である。一般に、望ましい実施
例では、計算ステップをワークステーションに割り当て
る。この特定のＩＤＤＱテストは、テスト・システムの
組をなすテスト全体によって実行される多くのＩＤＤＱ
テストの１つである可能性があるので、ＶDDしきい値限
界が、ステップ４０３において設定される。留意すべき
は、この限界が、過剰ＩＤＤＱ値のため不合格になった
ＤＵＴの判定と同等にみなされる限界とは異なる可能性
がある（望ましい実施例の場合には、異なる）という点
である。他の３つのパラメータは、周期長Ｌを求めるこ
と（ステップ４０５）、電源電圧ＶDDを求めること（ス
テップ４０７）、及び、固有キャパシタ、寄生キャパシ
タ、及び、故意に追加される任意の補助キャパシタの分
路キャパシタンスを求めること（ステップ４０９）であ
る。トランジスタ３０４及び３０５は、ステップ４１３
においてオフ（開放）状態にされる。従来からのＩＤＤ
Ｑの合否の判定がステップ４１４、４１５、及び４１６
において行われる。あらかじめ設定されたＶDDしきい値
と交差したか否かの判定が、比較ステップ４１７におい
て実施される。ＲＣ時定数はＩＤＤＱと関連しているの
で、所与の時間量の後で選択された電圧は、ＤＵＴの漏
洩電流と関連づけることが可能である。
ラムは、ワークステーション１０３から、とりわけ、Ｉ
ＤＤＱテストを定義するテスト・プロセスのポインタを
受け入れる（４０１）。このプロセスは、ワークステー
ション１０３、メインフレーム１０７、及び、ＤＵＴイ
ンターフェイス１０９の間で、設計者が最適とみなすよ
うに分散することが可能である。一般に、望ましい実施
例では、計算ステップをワークステーションに割り当て
る。この特定のＩＤＤＱテストは、テスト・システムの
組をなすテスト全体によって実行される多くのＩＤＤＱ
テストの１つである可能性があるので、ＶDDしきい値限
界が、ステップ４０３において設定される。留意すべき
は、この限界が、過剰ＩＤＤＱ値のため不合格になった
ＤＵＴの判定と同等にみなされる限界とは異なる可能性
がある（望ましい実施例の場合には、異なる）という点
である。他の３つのパラメータは、周期長Ｌを求めるこ
と（ステップ４０５）、電源電圧ＶDDを求めること（ス
テップ４０７）、及び、固有キャパシタ、寄生キャパシ
タ、及び、故意に追加される任意の補助キャパシタの分
路キャパシタンスを求めること（ステップ４０９）であ
る。トランジスタ３０４及び３０５は、ステップ４１３
においてオフ（開放）状態にされる。従来からのＩＤＤ
Ｑの合否の判定がステップ４１４、４１５、及び４１６
において行われる。あらかじめ設定されたＶDDしきい値
と交差したか否かの判定が、比較ステップ４１７におい
て実施される。ＲＣ時定数はＩＤＤＱと関連しているの
で、所与の時間量の後で選択された電圧は、ＤＵＴの漏
洩電流と関連づけることが可能である。
【００１３】図５には、望ましい実施例において用いら
れる比較ステップ４１７が示されている。ステップ５０
１において、ＶDDの電圧の大きさがサンプリングされ
る。ＶDDの大きさがしきい値電圧の大きさを超えてもＩ
ＤＤＱの計算はトリガされないが、測定されたＶDDがし
きい値電圧の大きさより低くなると、ＩＤＤＱの計算が
開始される。この比較及び判定が、ステップ５０３及び
５０５に示されている。合格／不合格の結果が得られる
が、さらにプロセスを加えることによってＩＤＤＱの値
が生じる。比較ステップ４１７の結果から、しきい値電
圧と交差していないことが明らかな場合（「Ｎｏ」）に
は、プロセスはステップ４１９に移行し、現在のテスト
・サイクル中に他の合格／不合格テストを実施すること
が可能になる。漏洩電流テスト・プロセスが完了する
と、メインフレームは、別の一連のプログラムされたテ
ストに進む。完了していなければ次のテスト・サイクル
を待ち、ステップ４１７において別のしきい値限界テス
トが実施される。
れる比較ステップ４１７が示されている。ステップ５０
１において、ＶDDの電圧の大きさがサンプリングされ
る。ＶDDの大きさがしきい値電圧の大きさを超えてもＩ
ＤＤＱの計算はトリガされないが、測定されたＶDDがし
きい値電圧の大きさより低くなると、ＩＤＤＱの計算が
開始される。この比較及び判定が、ステップ５０３及び
５０５に示されている。合格／不合格の結果が得られる
が、さらにプロセスを加えることによってＩＤＤＱの値
が生じる。比較ステップ４１７の結果から、しきい値電
圧と交差していないことが明らかな場合（「Ｎｏ」）に
は、プロセスはステップ４１９に移行し、現在のテスト
・サイクル中に他の合格／不合格テストを実施すること
が可能になる。漏洩電流テスト・プロセスが完了する
と、メインフレームは、別の一連のプログラムされたテ
ストに進む。完了していなければ次のテスト・サイクル
を待ち、ステップ４１７において別のしきい値限界テス
トが実施される。
【００１４】ステップ４１７において、しきい値電圧と
交差した（「Yes」）ということになると、ステップ４
２３において、前記交差までの時間が計算される。ステ
ップ４２１において、スイッチの開放以降のテスト・サ
イクル数Ｎのカウントが行われる。周期長Ｌにテスト・
サイクル数を掛けると、合計時間ｔが得られる。望まし
い実施例の第１の代替案では、ステップ４２５におい
て、下記の式を用いてＩＤＤＱの値が計算される。
交差した（「Yes」）ということになると、ステップ４
２３において、前記交差までの時間が計算される。ステ
ップ４２１において、スイッチの開放以降のテスト・サ
イクル数Ｎのカウントが行われる。周期長Ｌにテスト・
サイクル数を掛けると、合計時間ｔが得られる。望まし
い実施例の第１の代替案では、ステップ４２５におい
て、下記の式を用いてＩＤＤＱの値が計算される。
【００１５】
【数１】
【００１６】これは、ＤＵＴの欠陥抵抗（ＲD）を通る
漏洩電流から導き出される。
漏洩電流から導き出される。
【００１７】
【数２】
【００１８】スイッチ３０４及び３０５が閉じると、Ｄ
ＵＴ１０５に流入する電流、その固有キャパシタンス２
０５、関連寄生キャパシタンス３０９、及び、補助キャ
パシタンス３０７は、下記のように表される。
ＵＴ１０５に流入する電流、その固有キャパシタンス２
０５、関連寄生キャパシタンス３０９、及び、補助キャ
パシタンス３０７は、下記のように表される。
【００１９】
【数３】
【００２０】ここで、ＲCは、ＤＵＴのチャネル抵抗
（他のＤＵＴの以前の特性記述から分かる）であり、Ｒ
Dは、ＤＵＴの欠陥抵抗であり、ＣDは、ＤＵＴの固有キ
ャパシタンスであり、Ｃは、寄生キャパシタンス及び補
助キャパシタンスを含む全分路キャパシタンスである。
ＩＤＤＱテストの個々の設計によって、漏洩電流の計算
を行う電圧を選択することができるので、電源電圧ＶDD
と設計者の選択した基準電圧との差は、下記のように小
さくすることが可能である。 △Ｖ＜＜ＶDD これがそうであれば、以下の式が成り立つ。
（他のＤＵＴの以前の特性記述から分かる）であり、Ｒ
Dは、ＤＵＴの欠陥抵抗であり、ＣDは、ＤＵＴの固有キ
ャパシタンスであり、Ｃは、寄生キャパシタンス及び補
助キャパシタンスを含む全分路キャパシタンスである。
ＩＤＤＱテストの個々の設計によって、漏洩電流の計算
を行う電圧を選択することができるので、電源電圧ＶDD
と設計者の選択した基準電圧との差は、下記のように小
さくすることが可能である。 △Ｖ＜＜ＶDD これがそうであれば、以下の式が成り立つ。
【００２１】
【数４】
【００２２】△ｔは、ステップ４２３の計算結果であ
る。漏洩電流の計算をさらに単純化するため、全分路キ
ャパシタンスを固有キャパシタンスより大幅に大きくす
ることが可能である。 ＣD＝＜＜Ｃ 従って、スイッチ３０４及び３０５を開くと、以下の式
が成り立つ。
る。漏洩電流の計算をさらに単純化するため、全分路キ
ャパシタンスを固有キャパシタンスより大幅に大きくす
ることが可能である。 ＣD＝＜＜Ｃ 従って、スイッチ３０４及び３０５を開くと、以下の式
が成り立つ。
【００２３】
【数５】
【００２４】この計算によるＩＤＤＱの値が、ステップ
４２７において出力され、プロセスは次のテスト・プロ
セスに移行する。
４２７において出力され、プロセスは次のテスト・プロ
セスに移行する。
【００２５】第２の実施例の場合、時間に関連した、サ
ンプリングを受けたＤＵＴの以前の測定値から導き出さ
れた（分路キャパシタンスの既知の値によって）、減衰
する残留ＤＵＴ電圧曲線族が、メインフレーム１０７ま
たはワークステーション１０３の一部とすることが可能
なメモリに記憶される。電圧の測定値があるサンプルか
ら得られると、このサンプル電圧における減衰残留電圧
信号のそれぞれに関連する時間が、図６のステップ６０
１においてメモリから戻される。ステップ６０３におい
て、呼び出された時間値が、ステップ４２３で計算され
たしきい値交差までの時間と比較される。それに関連し
て呼び出された時間値が実際のサンプリングされた時間
期間に最も近いということが分かったその関連残留電圧
曲線は、ステップ６０５において残留電圧減衰波形を表
すものとみなされる。この残留電圧減衰波形を表す残留
電圧曲線に関連したＩＤＤＱ値は、ステップ６０７にお
いて、実際のＩＤＤＱ値として選択される。図７を参照
すると、ＩＤＤＱ値が６４μＡ、３２μＡ、１６μＡ、
８μＡ、１μＡで、開放ソケットの場合の（ＤＵＴ相互
接続１１１に取り付けられたＤＵＴがない）減衰残留電
圧曲線族が示されている。ＶDDの測定値が、例えば、3.
30Vに等しい場合、メモリは、各残留電圧曲線に対応す
る時間値、すなわち、６４μＡの曲線の場合の５０μｓ
ｅｃ、３２μＡの曲線の場合の７５μｓｅｃ、１６μＡ
の曲線の場合の１００μｓｅｃ等を戻す。テスト・サイ
クル数に基づく経過時間が、１００μｓｅｃになると、
本発明では、ＩＤＤＱの値が１６μＡであるとみなし、
これが、ＩＤＤＱの解析のために与えられる値になる。
ンプリングを受けたＤＵＴの以前の測定値から導き出さ
れた（分路キャパシタンスの既知の値によって）、減衰
する残留ＤＵＴ電圧曲線族が、メインフレーム１０７ま
たはワークステーション１０３の一部とすることが可能
なメモリに記憶される。電圧の測定値があるサンプルか
ら得られると、このサンプル電圧における減衰残留電圧
信号のそれぞれに関連する時間が、図６のステップ６０
１においてメモリから戻される。ステップ６０３におい
て、呼び出された時間値が、ステップ４２３で計算され
たしきい値交差までの時間と比較される。それに関連し
て呼び出された時間値が実際のサンプリングされた時間
期間に最も近いということが分かったその関連残留電圧
曲線は、ステップ６０５において残留電圧減衰波形を表
すものとみなされる。この残留電圧減衰波形を表す残留
電圧曲線に関連したＩＤＤＱ値は、ステップ６０７にお
いて、実際のＩＤＤＱ値として選択される。図７を参照
すると、ＩＤＤＱ値が６４μＡ、３２μＡ、１６μＡ、
８μＡ、１μＡで、開放ソケットの場合の（ＤＵＴ相互
接続１１１に取り付けられたＤＵＴがない）減衰残留電
圧曲線族が示されている。ＶDDの測定値が、例えば、3.
30Vに等しい場合、メモリは、各残留電圧曲線に対応す
る時間値、すなわち、６４μＡの曲線の場合の５０μｓ
ｅｃ、３２μＡの曲線の場合の７５μｓｅｃ、１６μＡ
の曲線の場合の１００μｓｅｃ等を戻す。テスト・サイ
クル数に基づく経過時間が、１００μｓｅｃになると、
本発明では、ＩＤＤＱの値が１６μＡであるとみなし、
これが、ＩＤＤＱの解析のために与えられる値になる。
【００２６】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００２７】〔実施態様１〕テストを受けるデバイス
（ＤＵＴ）のＩＤＤＱ値を求めるための装置であって、
ＤＵＴ（１０５）に電源を供給するための電源出力を備
えた回路テスタ（１０１）と、閉じた時に、前記電源の
出力を前記ＤＵＴに接続する第１のスイッチと、電力信
号をモニタするために前記ＤＵＴに接続されたモニタ信
号出力と、前記第１のスイッチを開き、その後、前記モ
ニタ信号出力における前記電力信号の周期的サンプリン
グを行い、前記各周期的サンプリング時における前記電
力信号の大きさと所定の基準信号の大きさとを比較し、
前記電力信号の大きさが前記基準信号の大きさより小さ
い場合にはしきい値の交差を表示し、第１のスイッチを
開放した時以降の周期的サンプル数と前記電力信号に基
づいてＩＤＤＱ値を計算する少なくとも１つのプロセッ
サ（１０７）とを設けて成る装置。
（ＤＵＴ）のＩＤＤＱ値を求めるための装置であって、
ＤＵＴ（１０５）に電源を供給するための電源出力を備
えた回路テスタ（１０１）と、閉じた時に、前記電源の
出力を前記ＤＵＴに接続する第１のスイッチと、電力信
号をモニタするために前記ＤＵＴに接続されたモニタ信
号出力と、前記第１のスイッチを開き、その後、前記モ
ニタ信号出力における前記電力信号の周期的サンプリン
グを行い、前記各周期的サンプリング時における前記電
力信号の大きさと所定の基準信号の大きさとを比較し、
前記電力信号の大きさが前記基準信号の大きさより小さ
い場合にはしきい値の交差を表示し、第１のスイッチを
開放した時以降の周期的サンプル数と前記電力信号に基
づいてＩＤＤＱ値を計算する少なくとも１つのプロセッ
サ（１０７）とを設けて成る装置。
【００２８】〔実施態様２〕前記電源に接続されるセン
ス信号入力と、閉じた時に、ＤＵＴと前記電源の前記セ
ンス信号入力とを接続し、前記プロセッサに応答して、
前記第１のスイッチが開いたのとほぼ同時に開く第２の
スイッチ（３０５）とをさらに含むことを特徴とする、
実施態様１に記載のＩＤＤＱ値を求めるための装置。
ス信号入力と、閉じた時に、ＤＵＴと前記電源の前記セ
ンス信号入力とを接続し、前記プロセッサに応答して、
前記第１のスイッチが開いたのとほぼ同時に開く第２の
スイッチ（３０５）とをさらに含むことを特徴とする、
実施態様１に記載のＩＤＤＱ値を求めるための装置。
【００２９】〔実施態様３〕前記少なくとも１つのプロ
セッサは、ＩＤＤＱ値に関連した少なくとも１つの電力
信号対時間の関係を記憶するためのメモリを備えること
を特徴とする、実施態様１または実施態様２に記載のＩ
ＤＤＱ値を求めるための装置。
セッサは、ＩＤＤＱ値に関連した少なくとも１つの電力
信号対時間の関係を記憶するためのメモリを備えること
を特徴とする、実施態様１または実施態様２に記載のＩ
ＤＤＱ値を求めるための装置。
【００３０】〔実施態様４〕前記第１と第２のスイッチ
はそれぞれトランジスタを含んでいることと、各前記ト
ランジスタのゲートが互いに接続されていることを特徴
とする、実施態様２または実施態様３に記載のＩＤＤＱ
値を求めるための装置。
はそれぞれトランジスタを含んでいることと、各前記ト
ランジスタのゲートが互いに接続されていることを特徴
とする、実施態様２または実施態様３に記載のＩＤＤＱ
値を求めるための装置。
【００３１】〔実施態様５〕前記電力信号は電圧値を含
むことを特徴とする、実施態様１ないし実施態様４のい
ずれか一項に記載のＩＤＤＱ値を求めるための装置。
むことを特徴とする、実施態様１ないし実施態様４のい
ずれか一項に記載のＩＤＤＱ値を求めるための装置。
【００３２】〔実施態様６〕ＤＵＴ（１０５）のＩＤＤ
Ｑ値を求める方法において、電源（３０１）から電源出
力信号を送り出すステップと、第１のスイッチ（３０
４）を介して、ＤＵＴに前記電源出力信号を接続するス
テップと、前記第１のスイッチを開いて、ＤＵＴから前
記電源出力信号を切断するステップ（４１３）と、前記
第１のスイッチが開いた後、前記ＤＵＴの電力信号の大
きさを周期的にサンプリングするステップ（５０１）
と、前記周期的にサンプリングされた電力信号の大きさ
の少なくとも１つと所定の基準信号の大きさとを比較す
るステップ（５０３）と、前記比較ステップによって、
前記電力信号の大きさが前記基準信号の大きさより小さ
いことが明らかになると、しきい値交差を表示するステ
ップ（５０５）と、前記しきい値交差の表示に応答し、
前記第１のスイッチの開放以降のサンプル数と前記電力
信号に基づいて、ＩＤＤＱ値を計算するステップとを設
けて成る方法。
Ｑ値を求める方法において、電源（３０１）から電源出
力信号を送り出すステップと、第１のスイッチ（３０
４）を介して、ＤＵＴに前記電源出力信号を接続するス
テップと、前記第１のスイッチを開いて、ＤＵＴから前
記電源出力信号を切断するステップ（４１３）と、前記
第１のスイッチが開いた後、前記ＤＵＴの電力信号の大
きさを周期的にサンプリングするステップ（５０１）
と、前記周期的にサンプリングされた電力信号の大きさ
の少なくとも１つと所定の基準信号の大きさとを比較す
るステップ（５０３）と、前記比較ステップによって、
前記電力信号の大きさが前記基準信号の大きさより小さ
いことが明らかになると、しきい値交差を表示するステ
ップ（５０５）と、前記しきい値交差の表示に応答し、
前記第１のスイッチの開放以降のサンプル数と前記電力
信号に基づいて、ＩＤＤＱ値を計算するステップとを設
けて成る方法。
【００３３】〔実施態様７〕前記ＩＤＤＱ値を計算する
ステップは、各周期的サンプリング間の時間量を求める
ステップ（４０５）と、前記第１のスイッチの開放の時
点から生じる周期的サンプル数をカウントするステップ
（４２１）と、各周期的サンプリング間の前記求められ
た時間量にカウントされた周期的サンプル数を乗算し、
前記第１のスイッチが開放された時点から前記しきい値
交差の時点までの総時間期間の大きさを算出するステッ
プ（４２３）とを含むことを特徴とする、実施態様６に
記載の方法。
ステップは、各周期的サンプリング間の時間量を求める
ステップ（４０５）と、前記第１のスイッチの開放の時
点から生じる周期的サンプル数をカウントするステップ
（４２１）と、各周期的サンプリング間の前記求められ
た時間量にカウントされた周期的サンプル数を乗算し、
前記第１のスイッチが開放された時点から前記しきい値
交差の時点までの総時間期間の大きさを算出するステッ
プ（４２３）とを含むことを特徴とする、実施態様６に
記載の方法。
【００３４】〔実施態様８〕前記ＩＤＤＱの値を計算す
る前記ステップは、前記第１のスイッチの前記開放前
に、前記電力信号の第１の大きさを求めるステップ（４
０７）と、ＤＵＴに分路を設けるキャパシタンスの大き
さを求めるステップ（４０９）と、前記第１の大きさと
前記周期的にサンプリングされる電力信号の少なくとも
１つの大きさとの差を計算するステップと、前記計算さ
れた差に前記求められたキャパシタンスの大きさを掛け
て、総時間期間の前記大きさで割ることにより、第１の
電流を求めるステップと、前記第１の電流とＤＵＴのチ
ャネル抵抗によって引き出される電流を組み合わせるス
テップとをさらに含むことを特徴とする、実施態様７に
記載の方法。
る前記ステップは、前記第１のスイッチの前記開放前
に、前記電力信号の第１の大きさを求めるステップ（４
０７）と、ＤＵＴに分路を設けるキャパシタンスの大き
さを求めるステップ（４０９）と、前記第１の大きさと
前記周期的にサンプリングされる電力信号の少なくとも
１つの大きさとの差を計算するステップと、前記計算さ
れた差に前記求められたキャパシタンスの大きさを掛け
て、総時間期間の前記大きさで割ることにより、第１の
電流を求めるステップと、前記第１の電流とＤＵＴのチ
ャネル抵抗によって引き出される電流を組み合わせるス
テップとをさらに含むことを特徴とする、実施態様７に
記載の方法。
【００３５】〔実施態様９〕ＩＤＤＱの値を計算する前
記ステップは、減衰する信号の前記サンプリングされた
大きさに関連づけて、メモリから、記憶されている複数
の電力減衰信号曲線の時間値−関連ＩＤＤＱ値のうちの
少なくとも１つの電力減衰信号曲線の時間値−関連ＩＤ
ＤＱ値を呼び出すステップ（６０１）と、前記呼び出さ
れた時間値と前記総時間期間とを比較するステップ（６
０３）と、前記比較ステップにおいて、前記呼び出され
た電力減衰信号曲線の時間値が、前記記憶されている複
数の他の電力減衰信号曲線の時間値のどれよりも前記総
時間期間に近い場合、それに関連するＩＤＤＱ値を求め
るＩＤＤＱ値として決定するステップ（６０７）とを含
むことを特徴とする、実施態様７に記載の方法。
記ステップは、減衰する信号の前記サンプリングされた
大きさに関連づけて、メモリから、記憶されている複数
の電力減衰信号曲線の時間値−関連ＩＤＤＱ値のうちの
少なくとも１つの電力減衰信号曲線の時間値−関連ＩＤ
ＤＱ値を呼び出すステップ（６０１）と、前記呼び出さ
れた時間値と前記総時間期間とを比較するステップ（６
０３）と、前記比較ステップにおいて、前記呼び出され
た電力減衰信号曲線の時間値が、前記記憶されている複
数の他の電力減衰信号曲線の時間値のどれよりも前記総
時間期間に近い場合、それに関連するＩＤＤＱ値を求め
るＩＤＤＱ値として決定するステップ（６０７）とを含
むことを特徴とする、実施態様７に記載の方法。
【００３６】〔実施態様１０〕第２のスイッチ（３０
５）を介して、前記電源出力信号に等しいセンス信号を
前記電源のセンス入力に接続するステップと、前記第１
のスイッチが開くのとほぼ同時に前記第２のスイッチを
開くことによって、前記センス信号を前記電源から切断
するステップとをさらに含むことを特徴とする、実施態
様６ないし実施態様９のいずれか一項に記載の方法。
５）を介して、前記電源出力信号に等しいセンス信号を
前記電源のセンス入力に接続するステップと、前記第１
のスイッチが開くのとほぼ同時に前記第２のスイッチを
開くことによって、前記センス信号を前記電源から切断
するステップとをさらに含むことを特徴とする、実施態
様６ないし実施態様９のいずれか一項に記載の方法。
【００３７】
【発明の効果】従って、本発明を用いると、迅速な合格
／不合格テスト・システムによって、ＩＤＤＱの値に関
して単なる合格／不合格よりも詳細な情報が得られる。
／不合格テスト・システムによって、ＩＤＤＱの値に関
して単なる合格／不合格よりも詳細な情報が得られる。
【図１】本発明を用いることが可能な集積回路テスタの
ブロック図である。
ブロック図である。
【図２】本発明において用いることが可能なKeating/Wa
llquistテスト回路のブロック図である。
llquistテスト回路のブロック図である。
【図３】本発明において用いることが可能なKeating/Wa
llquistテスト回路のブロック図である。
llquistテスト回路のブロック図である。
【図４】本発明において用いることが可能なＩＤＤＱを
求めるプロセスのフローチャートを示した図である。
求めるプロセスのフローチャートを示した図である。
【図５】所定のＶDDしきい値と交差したか否かを判定す
る図４中のボックス４１７を詳細に示した、本発明にお
いて用いることが可能なプロセスのフローチャートを示
した図である。
る図４中のボックス４１７を詳細に示した、本発明にお
いて用いることが可能なプロセスのフローチャートを示
した図である。
【図６】ＩＤＤＱ値の計算を行う図４中のボックス４２
５を詳細に示した、本発明において用いることが可能な
プロセスのフローチャートを示した図である。
５を詳細に示した、本発明において用いることが可能な
プロセスのフローチャートを示した図である。
【図７】本発明において役立つ可能性のある残留電圧減
衰波形を示す、ＶDD対時間のグラフを表す図である。
衰波形を示す、ＶDD対時間のグラフを表す図である。
１０３：ワークステーション １０５：テストを受けるデバイス（ＤＵＴ） １０７：メインフレーム １０９：ＤＵＴインターフェイス １１１：ＤＵＴ相互接続ボード ２０５：固有キャパシタ ３０１：電源 ３０２：抵抗器 ３０４：電界効果トランジスタ ３０５：電界効果トランジスタ ３０７：補助キャパシタ ３０９：寄生キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092
Claims (9)
- 【請求項１】テストを受けるデバイス（ＤＵＴ）のＩＤ
ＤＱ値を求めるための装置であって、 ＤＵＴに電力を供給するための電源出力を備えた回路テ
スタと、 閉じた時に、前記電源出力を前記ＤＵＴに接続する第１
のスイッチと、 電力信号をモニタするために前記ＤＵＴに接続されたモ
ニタ信号出力と、 前記第１のスイッチを開き、その後、前記モニタ信号出
力における前記電力信号の周期的サンプリングを行い、
前記各周期的サンプリング時における前記電力信号の大
きさと所定の基準信号の大きさとを比較し、前記電力信
号の大きさが前記基準信号の大きさより小さい場合には
しきい値の交差を表示し、第１のスイッチを開放した時
点以降の周期的サンプル数と前記電力信号に基づいてＩ
ＤＤＱ値を計算する少なくとも１つのプロセッサとを設
けて成る装置。 - 【請求項２】前記電源に接続されるセンス信号入力と、 閉じた時にＤＵＴと前記センス信号入力とを接続し、前
記プロセッサに応答して、前記第１のスイッチが開くの
とほぼ同時に開く第２のスイッチとをさらに含むことを
特徴とする、請求項１に記載のＩＤＤＱ値を求めるため
の装置。 - 【請求項３】前記少なくとも１つのプロセッサは、ＩＤ
ＤＱ値に関連した少なくとも１つの電力信号対時間の関
係を記憶するためのメモリを備えることを特徴とする、
請求項１または請求項２に記載のＩＤＤＱ値を求めるた
めの装置。 - 【請求項４】前記第１と第２のスイッチはそれぞれトラ
ンジスタを含んでいることと、 各前記トランジスタのゲートが互いに接続されているこ
とを特徴とする、請求項２または請求項３に記載のＩＤ
ＤＱ値を求めるための装置。 - 【請求項５】前記電力信号は電圧値を含むことを特徴と
する、請求項１ないし請求項４のいずれか一項に記載の
ＩＤＤＱ値を求めるための装置。 - 【請求項６】ＤＵＴのＩＤＤＱ値を求める方法におい
て、 電源から電源出力信号を送り出すステップと、 第１のスイッチを介して、ＤＵＴに前記電源出力信号を
接続するステップと、前記第１のスイッチを開いて、Ｄ
ＵＴから前記電源出力信号を切断するステップと、 前記第１のスイッチが開いた後、前記ＤＵＴの電力信号
の大きさを周期的にサンプリングするステップと、 前記周期的にサンプリングされた電力信号の大きさの少
なくとも１つと所定の基準信号の大きさとを比較するス
テップと、 前記比較ステップによって、前記電力信号の大きさが前
記基準信号の大きさより小さいことが明らかになると、
しきい値交差を表示するステップと、 前記しきい値交差の表示に応答し、前記第１のスイッチ
の開放以降のサンプル数とその電力信号に基づいてＩＤ
ＤＱ値を計算するステップとを設けて成る方法。 - 【請求項７】前記ＩＤＤＱ値を計算するステップは、 各周期的サンプリング間の時間量を求めるステップと、 前記第１のスイッチの開放の時点から生じる周期的サン
プル数をカウントするステップと、 各周期的サンプリング間の前記求められた時間量にカウ
ントされた周期的サンプル数を乗算し、前記第１のスイ
ッチが開放された時点から前記しきい値交差の時点まで
の総時間期間の大きさを算出するステップと、 前記第１のスイッチの前記開放前に、前記電力信号の第
１の大きさを求めるステップと、 ＤＵＴに分路を設けるキャパシタンスの大きさを求める
ステップと、 前記第１の大きさと前記周期的にサンプリングされる電
力信号の少なくとも１つの大きさとの差を計算するステ
ップと、 前記計算された差に前記求められたキャパシタンスの大
きさを掛けて、総時間期間の前記大きさで割ることによ
り、第１の電流を求めるステップと、 前記第１の電流とＤＵＴのチャネル抵抗によって引き出
される電流を組み合わせるステップとを含むことを特徴
とする、請求項６に記載の方法。 - 【請求項８】前記ＩＤＤＱ値を計算するステップは、 各周期的サンプリング間の時間量を求めるステップと、 前記第１のスイッチの開放の時点から生じる周期的サン
プル数をカウントするステップと、 各周期的サンプリング間の前記求められた時間量にカウ
ントされた周期的サンプル数を乗算し、前記第１のスイ
ッチが開放された時点から前記しきい値交差の時点まで
の総時間期間の大きさを算出するステップと、 減衰する信号の前記サンプリングされた大きさに関連づ
けて、メモリから、記憶されている複数の電力減衰信号
曲線の時間値−関連ＩＤＤＱ値のうちの少なくとも１つ
の電力減衰信号曲線の時間値−関連ＩＤＤＱ値を呼び出
すステップと、 前記呼び出された時間値と前記総時間期間とを比較する
ステップと、 前記比較ステップにおいて、前記呼び出された電力減衰
信号曲線の時間値が、前記記憶されている複数の他の電
力減衰信号曲線の時間値のどれよりも前記総時間期間に
近い場合、それに関連づけられたＩＤＤＱ値を求めるＩ
ＤＤＱ値として決定するステップとを含むことを特徴と
する、請求項６に記載の方法。 - 【請求項９】第２のスイッチを介して、前記電源出力信
号に等しいセンス信号を前記電源のセンス入力に接続す
るステップと、 前記第１のスイッチが開くのとほぼ同時に前記第２のス
イッチを開くことによって、前記センス信号を前記電源
から切断するステップとをさらに含むことを特徴とす
る、請求項６ないし請求項８のいずれか一項に記載の方
法。
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| JP2983938B2 JP2983938B2 (ja) | 1999-11-29 |
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| JP (1) | JP2983938B2 (ja) |
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1996
- 1996-10-30 US US08/741,879 patent/US5789933A/en not_active Expired - Fee Related
-
1997
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- 1997-10-13 JP JP9278916A patent/JP2983938B2/ja not_active Expired - Fee Related
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