JP2012519968A - 半導体チップ接合のために静電放電（ｅｓｄ）イベントの大きさを測定するための回路 - Google Patents

半導体チップ接合のために静電放電（ｅｓｄ）イベントの大きさを測定するための回路 Download PDF

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Abstract

半導体組立中にESDイベントの大きさを記録するための回路は、入力と接地との間に接続された分圧器を含む。回路は、レコーダデバイスを有する測定ブロックをも含む。各測定ブロックは、分圧器のセグメントから電流を受け取る。ESDイベントの大きさは、ESDイベント後の測定デバイスの読出しに基づいて判断される。レコーダデバイスは、ESDイベント中に損傷を与えられることになるキャパシタであり得る。ESDイベント中に、キャパシタは損傷を与えられ得る。レコーダデバイスを読み出すことにより、ESDイベントの大きさが、キャパシタに損傷を与えるしきい値の大きさを超えたかどうかを判断する。

Description

関連出願の相互参照
本出願は、2009年3月9日に出願された、WORLEYらによる「A Circuit For Measuring Magnitude Of Electrostatic Discharge (ESD) Events Fr Semiconductor Chip Bonding」と題する米国仮特許出願第61/158,505号の利益を主張する。
本開示は、一般に集積回路(IC)に関する。より詳細には、本開示は、IC組立に関し、さらにより詳細には、組み立てられたIC中で静電放電(ESD)イベントを測定することに関する。
静電放電(ESD)イベントは日常生活の一般的な部分であり、より大きい放電のいくつかは人間感覚で検出可能である。より小さい放電は、放電強度と放電が発生する表面積との比が非常に小さいので、人間感覚では気づかれずに終わる。
集積回路(IC)は、過去の何十年間にわたって信じられない速度で縮小してきた。例として、IC中のトランジスタは、32nmに縮小し、引き続き縮小するであろう。トランジスタのサイズが縮小するにつれて、トランジスタの周辺のサポート構成要素も全体的に縮小する。IC寸法が縮小するとトランジスタのESD耐性が減少し、それによりESD応力に対する集積回路の感度が増加する。
ESDイベントは、第1の電位にある物体が第2の電位にある物体に近づいたとき、またはそれに接触したときに発生し、単一のイベント放電を生じる。2つの物体がほぼ等しい電位になるように、第1の物体から第2の物体への電荷の高速移動が発生する。より低い電荷をもつ物体がICである場合、放電は、ICを通って接地へ向かう最小抵抗の経路を発見しようと試みる。しばしば、この経路は相互接続を通って流れる。この経路の、放電に関連するエネルギーに耐えることができない部分は損傷を被る。
集積回路の製造が実行される作製現場は、製造中にESDイベントを防ぐためのプロシージャを成熟させ、実装している。たとえば、設計基準は、製造中に大きい電荷が蓄積しないことを保証する。従来、ESD保護構造も保護のために基板に組み込まれ、デバイスに接続される。これらの構造は、本来なら能動回路のために使用され得る、基板上のかなりの量の面積(ESDバッファごとに数十〜数百平方ミクロン)を消費する。
さらに進化するIC機能における1つの最近の進展は、複数のティアを有する3D構造または積層ICを形成するためにICを積層することである。たとえば、キャッシュメモリがマイクロプロセッサの上に構築され得る。得られた積層ICは、著しくより高いデバイス密度を有するが、個別のICよりも著しく複雑な製造方法をも必要とする。
積層ICの場合、製造業者は、第1の作製現場において第1ティアICを作成し、第2の作製現場において第2ティアICを作成し得る。第3の作製または組立現場は、次いで、ティアを積層ICに組み立て得る。第3の作製現場においてICのティアがダイ間接合中に接合されるとき、各ティアは異なる電位に荷電され得るので、それらのティアはESDイベントを受け得る。ダイ間接合中のそのようなESDイベントの大きさは未知である。さらに、積層ICを扱うための標準的なプロシージャは実装されていない。
したがって、適切な処理プロシージャが開発され得、積層IC上のESD回路が最適化され得るように、ダイ間接合中にESDイベントの値を測定および記録する必要がある。
本開示の一態様によれば、半導体組立中にESDイベントの大きさを記録するための回路は、第1の電位と第2の電位との間に接続された分圧器を含む。分圧器は、第1の電位および第2の電位とは異なる離散電圧レベルを有するノードを与える。回路は、ノードに結合され、離散電圧レベルを記録するレコーダデバイスを有する、測定ブロックをも含む。
本開示の別の態様によれば、半導体組立中にESDイベントを測定する方法は、第1の測定ブロック中の第1のレコーダデバイスから第1の電圧を読み出すステップを含む。本方法はまた、第2の測定ブロック中の第2のレコーダデバイスから第2の電圧を読み出すステップを含む。本方法は、第1の電圧および第2の電圧からESDイベントの大きさを判断するステップをさらに含む。
本開示のさらに別の態様によれば、集積回路中でESDイベントを測定するための回路は、ESDイベント中に発生する電圧を複数の離散電圧レベルに分割するための手段を含む。本回路はまた、離散電圧レベルを記録するための複数の手段を含む。各記録するための手段は、分割するための手段に結合され、分割するための手段から電流を受け取る。
上記では、以下の発明を実施するための形態がより良く理解できるように、本開示の特徴および技術的利点についてやや広く概説した。本開示の特許請求の範囲の主題を形成する追加の特徴および利点については、以下で説明する。開示される概念および特定の実施形態は、本開示の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は諒解されたい。また、そのような等価な構成は、添付の特許請求の範囲に記載の本開示の技術から逸脱しないことを、当業者は諒解されたい。さらなる目的および利点とともに、本開示の編成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で提供され、本開示の範囲の限界を定めるものではないことを明白に理解されたい。
本開示のより完全な理解のために、次に添付の図面とともに行う以下の説明を参照する。
有利には本開示の一実施形態が採用され得る例示的なワイヤレス通信システムを示すブロック図である。 開示する半導体集積回路パッケージの回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。 2ティア積層ICを示すブロック図である。 一実施形態によるESDイベントの例示的なレコーダを示す回路図である。 一実施形態によるpFETキャパシタを実装する積層ICの第1ティアと第2ティアとの間のESDイベントの例示的なレコーダを示す回路図である。 一実施形態によるnFETキャパシタを実装する積層ICの第1ティアと第2ティアとの間のESDイベントの例示的なレコーダを示す回路図である。 一実施形態によるESDレコーダ用の例示的な較正回路を示す回路図である。 一実施形態による第2ティアチップ上の電気接続を示すブロック図である。 一実施形態による第1ティアチップ上の電気接続を示すブロック図である。 一実施形態による並列分流器を有するESDレコーダ用の例示的な較正回路を示す回路図である。
図1は、有利には本開示の一実施形態が採用され得る例示的なワイヤレス通信システム100を示すブロック図である。説明のために、図1に、3つのリモートユニット120、130、および150と、2つの基地局140とを示す。ワイヤレス通信システムは、より多くのリモートユニットと基地局とを有し得ることを認識されよう。リモートユニット120、130、および150は、開示するESDレコーダを含むICデバイス125A、125Bおよび125Cを含む。基地局、スイッチングデバイス、およびネットワーク機器を含む、ICを含んでいるいかなるデバイスも、本明細書で開示するESDレコーダを含み得ることを認識されよう。図1に、基地局140からリモートユニット120、130、および150への順方向リンク信号180と、リモートユニット120、130、および150から基地局140への逆方向リンク信号190とを示す。
図1では、リモートユニット120は携帯電話として示され、リモートユニット130はポータブルコンピュータとして示され、リモートユニット150は、ワイヤレスローカルループシステム中の固定位置リモートユニットとして示されている。たとえば、リモートユニットは、モバイルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り装置などの固定位置データユニット、あるいはデータまたはコンピュータ命令を記憶または取り出す他のいかなるデバイス、またはそれらの組合せであり得る。図1は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的な図示されたユニットに限定されない。本開示の実施形態は、集積回路を含む任意のデバイスにおいて好適に採用され得る。
図2は、開示する半導体集積回路の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。設計ワークステーション200は、オペレーティングシステムソフトウェア、サポートファイル、およびCadenceまたはOrCADなどの設計ソフトウェアを含んでいるハードディスク201を含む。設計ワークステーション200はまた、回路設計210の設計を可能にするためのディスプレイを含む。回路設計210は、以下で開示するパッケージングであり得る。回路設計210を有形に記憶するための記憶媒体204が設けられる。回路設計210は、GDSIIまたはGERBERなどのファイル形式で記憶媒体204に記憶され得る。記憶媒体204は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計ワークステーション200は、記憶媒体204から入力を受け入れるため、または記憶媒体204に出力を書き込むためのドライブ装置203を含む。
記憶媒体204に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路など、論理検証データをさらに含み得る。記憶媒体204にデータを供給することにより、半導体ICを設計するためのプロセスの数が減少するので、回路設計210の設計が容易になる。
複数のICの接合中に発生するESDイベントのパルス電流レベルの記録を可能にするESDレコーダ回路について以下で説明する。一実施形態によれば、これは、積層ICのダイ間接合中にESDイベントを監視するために有利である。ESDレコーダは、積層IC中の基板上に配置される。1つまたは複数のティアの接合後、ESDレコーダは、ESDレコーダに結合されたコンタクトパッドを通して読み出され得る。したがって、ダイ間接合中に発生するESDイベントの大きさは、接合後に読み出され得る。レコーダから読み出された情報は、たとえば、製造プロシージャを最適化するために、または積層ICのためのESD保護回路を設計するために使用され得る。
図3は、2ティア積層ICを示すブロック図である。積層IC300は、第1ティアIC310と第2ティアIC320とを含む。各IC310、320は、別個の処理ラインで、または、異なる設備において製造され得る。したがって、第1ティアIC310と第2ティアIC320とは別個の構成要素であり得る。たとえば、一実施形態によれば、第1ティアIC310はマイクロプロセッサであり得、第2ティアIC320は、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)、またはフラッシュメモリなどのメモリデバイスであり得る。第1ティアIC310はパッケージング接続312を含む。パッケージング接続312は、第1ティアIC310中の回路を外部デバイス(図示せず)に結合し、一実施形態によればボールグリッドアレイであり得る。パッケージング接続312はまた、たとえば、ファインボールグリッドアレイ、ピングリッドアレイ、またはランドグリッドアレイであり得る。第1ティアIC310の相互接続314はパッケージング接続312とスルーシリコンビア316とに結合される。スルーシリコンビア316は、第1ティアIC310を通ってコンタクトパッド318まで延びる。さらに、相互接続314の一部分はパッケージング接続312を第1ティアIC310中の回路に結合し得る。
第2ティアIC320は、たとえば、ボールまたはバンプアレイであり得るティアツーティア接続322を含む。ティアツーティア接続322は、パッケージング接続312と異なるタイプまたは同じタイプのものであり得る。ティアツーティア接続322は、第1ティアIC310または第1ティアIC310に結合された他の回路からの信号を第2ティアIC320に結合するための経路を設けるためにコンタクトパッド318に結合される。相互接続324はティアツーティア接続322を第2ティアIC320中の回路(図示せず)に結合する。
第1ティアIC310と第2ティアIC320とが別々に製造されるとき、それらは、コンタクトパッド318とティアツーティア接続322とを結合するために後で接合される。第1ティアIC310と第2ティアIC320との接合中に、ESDイベントは、第1ティアIC310に記憶された静電荷が第2ティアIC320に記憶された電荷と異なる電位にあるときに発生する。接合中に発生するESDイベントは、IC310、320内の敏感回路を損傷し得る。
次に、接合中に発生するESDイベントの大きさを記録するための設計について説明する。提示する設計は、ダイ間接合に限定されるものではなく、パッケージ基板へのICのフリップチップ接合など、ESDイベントの対象となり得る任意の製造または処理中に発生するESDイベントを測定および/または記録するために有用である。設計は、組立工場がESD制御ガイドラインを満たしているかどうかを判断するためにそれらの組立工場を監視するためにも使用され得る。
図4は、一実施形態によるESDイベントの例示的なレコーダを示す回路図である。ESDレコーダ400は、ESDソース403の1つの端子に結合するためのコンタクトパッド402と、ESDソース403の第2の端子に結合するためのコンタクトパッド404とを含む。ESDイベントは、ESDソース403によってコンタクトパッド402、404に印加される電圧として表される。たとえば、第1のICが第2のICに結合されるとき、第1のICと第2のICとの間の電圧差はESDソース403によって表され得る。第1のICと第2のICとは、積層ICの場合と同様に別個の基板上にあり得、またはそれらは、マルチコアプロセッサまたはマルチバンクメモリデバイスなど、ソース基板上の複数のダイであり得る。
コンタクトパッド402、404には分圧器ラダー405が結合される。分圧器ラダー405は、エネルギー散逸デバイス406の直列接続を使用することによってコンタクトパッド402とコンタクトパッド404との間の電圧差を離散レベルに分割する。一実施形態によれば、エネルギー散逸デバイス406は、実質的に等しくサイズ決定された抵抗器であるが、エネルギー散逸デバイス406はまた、たとえば、キャパシタ、インダクタ、ダイオード、またはヒューズであり得る。エネルギー散逸デバイス406の数は、部分的に、測定され得る電圧の離散レベルの数を決定し、エネルギー散逸デバイス406の値は、部分的に、ESDレコーダ400の感度を決定する。
エネルギー散逸デバイス406は、ESDソース403から予想される動作領域中で線形挙動を有するべきである。たとえば、エネルギー散逸デバイス406が、ESDソース403を処理するには不十分な容量を有する場合、エネルギー散逸デバイス406は、加熱のために非線形に挙動し得、または極端な場合、機能を停止し得る。抵抗器の場合、抵抗器の寸法は、線形挙動を保証するように選択され得る。一実施形態によれば、抵抗器はp+ポリシリコン抵抗器であり得る。標準100nsの伝送線路パルス(TLP)に対する電圧許容差は4.0V/μmであり、これは1nsのパルスに対して15V/μmに換算される。90Vの許容差を達成するためには、抵抗器の長さは6μmとすべきである。長さを8μmに増加することによって追加の保護が与えられる。p+ポリシリコンの抵抗率が757Ω/sqr、所望の抵抗値が1000Ωの場合、抵抗器の幅は6.0μmである。抵抗率はR = L xρ/wから計算され、ここで、Rは抵抗であり、Lは抵抗器の長さであり、wは抵抗器の幅であり、ρは抵抗率である。あるパルス長から第2のパルス長への換算は、次式に従ってpFETまたはnFETのための適切な式によって計算され得る。
Figure 2012519968
Figure 2012519968
ここで、TDDBNFETは、nFETの破損までの時間であり、
TDDBPFETは、pFETの破損までの時間であり、
VoxPは、ボディ、ドレイン、およびソースに対するpFETのゲート酸化物電圧であり、
VoxNは、ボディ、ドレイン、およびソースに対するnFETのゲート酸化物電圧であり、
Toxは、nFETの物理ゲート酸化物厚さである。
エネルギー散逸デバイス406の各々の後に、測定ブロック410は分圧器ラダー405に結合される。各測定ブロック410は、対応するエネルギー散逸デバイス406の両端間の電圧レベルを測定および/または記録するための回路を含む。測定ブロック410はエネルギー散逸デバイス406の各々について繰り返される。すなわち、分圧器ラダー405中のエネルギー散逸デバイス406の数に部分的に対応して複数の測定ブロック410が実装される。
測定ブロック410は、エネルギー散逸デバイス406の両端間の電圧レベルを記録するためのレコーダデバイス418を含む。一実施形態によれば、レコーダデバイス418における電圧は、レコーダデバイス418に永続的に損傷を与えるのに十分大きい。レコーダデバイス418は、次いで、レコーダデバイス418が受ける電圧がレコーダデバイス418に損傷を生じることがわかっている電圧を超えたかどうかを判断するために損傷についてテストされ得る。レコーダデバイス418は、たとえば、キャパシタ、ヒューズ、ダイオード、抵抗器、またはトランジスタであり得る。キャパシタ、ダイオード、またはトランジスタなどのゲート酸化物感知デバイスの場合、キャパシタの、ダイオードの、またはトランジスタの酸化物の絶縁破壊を超える電圧は永続的な損傷を生じる。キャパシタの1つの利益は、ESDイベントの長さに対する相対的不変性である。抵抗器の場合、長期にわたる電流はオーム加熱を生じ、抵抗器材料の損傷につながる。抵抗器の1つの利益は、オーム加熱がESDイベントの持続時間に比例するということである。ヒューズの場合、ヒューズの破壊容量を超える電流は、永続的な損傷を生じる。
レコーダデバイス418の導電率は、テストまたは測定機器によって後で読み出され得る。測定ブロック410はまた、ESDソース403に無関係なESDイベントが測定ブロック410と干渉することを防ぐために、レコーダデバイス418に結合されたESD保護回路416と、測定パッド420とを含む。たとえば、ESD保護回路416は、測定ブロック410を読出しデバイスによって生じるESDイベントから保護する。ESD保護回路416は、測定ブロック410を通常処理プロシージャから保護するのに十分ロバストであるべきである。
さらに、抵抗器414は、レコーダデバイス418と測定パッド420とに結合される。抵抗器414は、ESD保護回路416によって生じ得る、レコーダデバイス418の両端間の電圧の寄生負荷を低減する。測定パッド420は、レコーダデバイス418によって記憶されたESDイベントに関係する値を読み出すために使用され得る。代替実施形態では、測定ブロック410は、測定パッド420を共有するためにマルチプレクサに接続される。
測定ブロック410はオフセットデバイス412をさらに含む。オフセットデバイス412は、低電圧イベントに対して高い耐性を有し得る。より高い電圧でのESD電流導通の場合、オフセットデバイスは低い耐性を有する。オフセットデバイス412は、測定値の読出しから分圧器ラダー405を絶縁し、たとえば、ダイオード、ゲート型ダイオード、またはトランジスタであり得る。ダイオードの場合、導通は、ダイオードの内蔵電位を超えるまで開始しない。たとえば、0.4ボルトの内蔵電位は、レコーダデバイス418の測定中にダイオードが導通するのを防ぐ。したがって、分圧器ラダー405からの干渉はレコーダデバイス418の読出しを改変しない。ゲート型ダイオードは、低電圧での測定を可能にし、速い応答時間を有する。
ESDレコーダの別の実施形態について図5に関して説明する。図5は、一実施形態によるpFETキャパシタを実装する積層ICの第1ティアと第2ティアとの間のESDイベントの例示的なレコーダを示す回路図である。ESDレコーダ500は、第2ティアICの接地平面に接続するためのコンタクトパッド502と、第1ティアICの接地平面に接続するためのコンタクトパッド504とを含む。分圧器505は、コンタクトパッド502とコンタクトパッド504との間に結合される。ダイ間接合が行われると、第1ティアICの接地と第2ティアICの接地との間の電位差に対応する電圧503がコンタクトパッド502、504にわたって発生する。電圧503は、分圧器505中の抵抗器506の間で分割される。存在する抵抗器506の数および抵抗器506の値は、感度および測定され得るESDイベントの離散検出可能レベルの数を部分的に決定する。一実施形態では、抵抗器はすべて実質的に等しい値を有する。
測定ブロック510は、抵抗器506ごとに分圧器505に結合される。測定ブロック510は、抵抗器506の両端間の電圧レベルを記録するために使用されるpFETキャパシタ518を含む。抵抗器506の両端間の電圧レベルがpFETキャパシタ518の(一般に破損しきい値と呼ばれる)破壊電圧を超えたとき、pFETキャパシタ518中の酸化物は破断し、pFETキャパシタ518の挙動に永続的な変化を生じる。破損しきい値は、明確に定義され、電圧の強関数であり、時間の弱関数である。酸化物の破断後のpFETキャパシタ518の挙動の変化は、印加された電圧レベルに応じて、pFETキャパシタ518が開回路または閉回路のいずれかとして挙動するように現れ得る。抵抗器506の両端間の電圧レベルが破壊電圧をわずかにから中程度に超えた場合、pFETキャパシタ518は閉回路として挙動することになる。抵抗器506の両端間の電圧レベルがpFETキャパシタ518の破壊電圧を大幅に超えた場合、pFETキャパシタ518は開回路として挙動することになる。本実施形態では、いずれのタイプの破損も検出され得、破損のタイプは区別されないが、他の実施形態が可能であることを当業者は認識されよう。
pFETキャパシタ518中の酸化物が損傷を与えられた場合、pFETキャパシタ518から測定される漏洩電流は、その公称値とは異なることになる。この状態は、たとえば、コンタクトパッド520および接地接続にマルチメータを結合し、pFETキャパシタ518の抵抗またはI-V曲線を測定することによって検出され得る。pFETキャパシタ518は、測定された漏洩電流が受けた電圧レベルと相関され得るように較正されるべきである。一実施形態によれば、pFETキャパシタ518は、1ナノ秒のパルス幅を有する超高速伝送線路パルサーによって較正される。さらに、各pFETキャパシタ518は、各pFETキャパシタ518がESDに無関係なイベントによって破断していないことを保証するためにダイ間接合の前に検査され得る。
したがって、pFETキャパシタ518の挙動を測定することによって、抵抗器506の両端間の電圧レベルがpFETキャパシタ518の破壊電圧を超えているかまたは超えていないかが判断され得る。抵抗器506は、電圧503を特定の増分で分割するように選ばれ得、pFETキャパシタ518は、特定の酸化物破壊電圧を有するように選ばれ得る。したがって、いくつかのしきい値が回路に設定され得、どのしきい値を超えたかを検出することにより電圧503の判断が可能になる。
さらに、測定ブロック510は、ゲート型ダイオード512A、512Bを有するオフセット発生器512を含む。ゲート型ダイオード512A、512Bは、測定された電圧をゲート型ダイオード512A、512Bのしきい値電圧だけオフセットする。測定ブロック510は、電圧503の測定および/または記録に損傷および干渉を生じ得る、ダイ間接合以外のソースから生じるESDイベントからpFETキャパシタ518を保護するように構成されたダイオード517を含むESD保護回路516をさらに含む。たとえば、ESD保護回路は、測定パッド520から発生したESDイベントから保護する。さらに、抵抗器514は、ESD保護回路516によって生じ得るpFETキャパシタ518の両端間の電圧の寄生負荷を低減する。
一実施形態によれば、P+ポリシリコン1kΩ抵抗器が採用される。標準100nsのTLPに対する電圧許容差は4.0V/μmであり、これは1nsのパルスに対して15V/μmに換算される。異なるパルスに対する電圧許容差は、上記の式(1)および式(2)によって計算され得る。したがって、90Vの許容差の場合、抵抗器の長さは6μmとすべきである。誤差限界を考慮に入れるために、抵抗器長さは8μmである。抵抗率が757Ω/sqrおよび値が1kΩの場合、抵抗器の幅は6.0μmである。
接地として働くコンタクトパッド524と組み合わせて、pFETキャパシタ518の状態を判断するために測定ブロック510の測定が行われ得る。一実施形態によれば、測定は、1ナノ秒のパルスを使用して行われ得る。測定パッド520とコンタクトパッド524とを測定デバイスに結合するためにボールグリッドアレイが使用される場合、測定パルスは100ナノ秒であり得、測定値を等価の1ナノ秒パルスにバックトラックするために公式が使用される。
測定ブロック510は、分圧器505中の抵抗器506の各々について繰り返される。一実施形態によれば、抵抗器506は、等しい値を有する。ESDパルスの記録された破損電圧と破損電流とを表す式は次式によって与えられる。
Figure 2012519968
ここで、Vin_failは電圧503であり、
nは、漏洩測定テスターが分圧器505の下部から分圧器505の上部に移動した際の第1の破損を示すステージであり、
Nは、分圧器505中の抵抗器506の数であり、
Voxは、pFETキャパシタ518のゲート酸化物破壊電圧であり、
Rtotalは、分圧器505の全抵抗である。
第1の破損を示すステージnが破損電圧Vin failに等しいとき、接地に最も近いステージはn=lとなる。最大電圧は一番上のステージにおいて分圧器505の上部において発生するので、破損したステージnと破損電圧Vin_failとの間には相互関係が存在する。たとえば、分圧器505の抵抗器506がすべて等しく、N=10であり、Vox=8ボルトである場合、一番下のブロックの読出しは、ESDイベントが、pFETキャパシタ518のゲート酸化物の破壊電圧と分圧器505中の抵抗器506の数との積である80ボルトを超えたかどうかを判断するための情報を生じる。第2のブロックの読出しは、ESDイベントが40ボルトを超えたかどうかを判断するための情報を生じ、第3のブロックの読出しは、ESDイベントが26.7ボルトを超えたかどうかを判断するための情報を生じる。
別の実施形態によれば、抵抗器506は、異なる値を有する。この場合、測定ブロック510の読出しを任意の所望の関数に対して行うことができる。
さらに別の実施形態によれば、電圧503の大きさに関する情報を与えるためにpFETキャパシタ518の漏洩電流が測定され得る。電圧503によってpFETキャパシタ518に与えられる損傷は、完全な短絡または開回路を生じるのに十分大きくない場合があり得るが、より小さい損傷はpFETキャパシタ518の漏洩電流を変化させ得る。したがって、pFETキャパシタ518の較正された漏洩電流に比較したpFETキャパシタ518の漏洩電流の測定値は、電圧503の大きさを示す。
ESDレコーダのさらなる実施形態について図6に関して説明する。図6は、一実施形態によるnFETキャパシタを実装する積層ICの第1ティアと第2ティアとの間のESDイベントの例示的なレコーダを示す回路図である。ESDレコーダ600は、コンタクトパッド602とコンタクトパッド624とに結合された分圧器ラダー605を含む。コンタクトパッド602は第2ティア基板に結合され得、コンタクトパッド624は第1ティア基板に結合され得、基板へのパッドの接合時に、コンタクトパッド602、624に結合されたESDソース603によって表されるESDイベントを生じる。ESDソース603は、分圧器ラダー605中で抵抗器606にわたって分割される。抵抗器606の各々は測定ブロック610に結合される。電圧オフセットブロック612は、分圧器ラダー605に結合されたクロスカップルダイオード612A、612Bを含む。nFETキャパシタ618は、電圧オフセットブロック612とコンタクトパッド624とESD保護ブロック616とに結合される。ESD保護ブロック616は、FET630に結合されたダイオード617を含む。ダイオード617およびFET630は、コンタクトパッド624および測定パッド620からの読出し中に発生するESDイベントからnFETキャパシタ618を保護する。読出し中のESDイベントからのnFETキャパシタ618のさらなる保護は、nFETキャパシタ618と測定パッド620とに結合された抵抗器614から得られる。読出しは、上記で説明したように、測定デバイスを測定パッド620とコンタクトパッド624とに結合し、nFETキャパシタ618の漏洩電流を判断することによって達成される。ESDレコーダ600では、nFETキャパシタ618の本体は、ESDレコーダ600が構築された基板から隔離される。nFETキャパシタ618を構築するためにディープnウェル製造技法が使用され得る。
図4、図5、および図6に示したESDレコーダの較正は、別個のテスト構造および超高速伝送線路パルス(VFTLP)テスターを使用して達成され得る。図7は、一実施形態によるESDレコーダ用の例示的な較正回路を示す回路図である。較正回路700は、抵抗器706を含む分圧器705を含む。抵抗器706の各々には、ESDイベントの大きさを記録するためのキャパシタ718を含む測定ブロック710が結合されている。キャパシタ718には、クロスカップルダイオード712A、712Bを含む電圧オフセットブロック712が結合されている。また、キャパシタ718には抵抗器714が結合されている。抵抗器714には、ダイオード717を有するESD保護回路716が結合されている。接地パッド704に結合されたダイオード719は、測定ブロック410を他の回路から隔離するために使用され、これにより、より正確なDC測定が可能になる。
入力パッド702および接地パッド704は、接地信号構成になっており、ESDイベントをシミュレートする電圧を与えるVFTLPなどの較正機器に結合される。較正は、ESDイベントに期待されるパルス信号と同様のパルス信号を印加することによって実行される。たとえば、パルス信号は、長さが1ナノ秒であり得る。較正の後、キャパシタ718からの漏洩電流を判断するためにDC測定が行われる。一連の徐々に大きくなる入力パルスを通してランピングし、DC測定を行うと、図4、図5、または図6の回路から取得される測定値を探索するために使用され得る較正表が生成される。一実施形態によれば、入力パッド702および接地パッド704は、50μmの幅および高さを有し、50μm離間している。較正回路700は、積層ICの任意のティア上に配置され得る。
別の実施形態によれば、各分流器ブランチ中に分割抵抗器をもつ並列分流器は、図10に示すようにESDイベントを記録するために使用され得る。図10は、一実施形態による並列分流器を有するESDレコーダ用の例示的な回路を示す回路図である。ESDレコーダ1000は、第2のICに接続するためのコンタクトパッド1002と、第1のICに接続するためのコンタクトパッド1004とを含む。分圧器1005は、コンタクトパッド1002とコンタクトパッド1004との間に結合される。電圧1003は、分圧器1005中の抵抗器1006の間で分割される。存在する抵抗器1006の数および抵抗器1006の値は、感度および測定され得るESDイベントの離散検出可能レベルの数を部分的に決定する。
測定ブロック1010は、抵抗器1006のペアごとに分圧器1005に結合される。測定ブロック1010は、抵抗器1006の間の電圧レベルを記録するために使用されるキャパシタ1018を含む。抵抗器1006の間の電圧レベルがキャパシタ1018の破壊電圧を超えたとき、キャパシタ1018中の酸化物は破断し、キャパシタ1018の挙動に永続的な変化を生じる。キャパシタ1018中の酸化物が損傷を与えられた場合、キャパシタ1018から測定される漏洩電流は、その公称値とは異なることになる。この状態は、たとえば、コンタクトパッド1020とコンタクトパッド1004の接地接続とにマルチメータを結合し、キャパシタ1018の抵抗またはI-V曲線を測定することによって検出され得る。抵抗器1006を隔離するための電圧オフセットデバイス1012は、キャパシタ1018のゲートと直列に配置され得、またはキャパシタ1018のドレイン/ソース/本体と直列に配置され得る。記録された破損を表す式は次式によって与えられる。
Figure 2012519968
ここで、Vin_fail_nは、第nの測定ブロックについての入力破損電圧であり、
Rtn/Rbnは、第nの測定ブロックについての分圧器の抵抗器の間の抵抗値の比であり、
Voxは酸化物破壊電圧であり、
Voffsetは、電圧オフセットデバイスによって与えられるオフセット電圧である。
図10に示す回路の全入力抵抗は次式によって与えられる。
Figure 2012519968
IC上へのESDレコーダの配置について図8および図9に関して説明する。図8は、一実施形態による第2ティアチップ上の電気接続を示すブロック図である。第2ティアチップ800は基板接地リング804を含む。基板接地リング804は、第2ティアチップ800の基板に結合された金属シールリングであり得る。コンタクト802は基板接地リング804に結合される。コンタクト802は、たとえば、別のティアに結合するバンプアレイなど、接合インターフェースに結合し得る。コンタクト802の各々はティアツーティア接続であり得る。コンタクト802を別のティアの感知リングに結合することによって、上記で説明したように、ESDレコーダを積層ICの他のティア上に配置することが可能になり、ティアが別のティアに結合されたときに発生するESDイベントを測定することが可能になる。
図9は、一実施形態による第1ティアチップ上の電気接続を示すブロック図である。第1ティア基板900は、接地リング902と感知リング904とを含む。感知リング904は、たとえば、バンプアレイなど、接合インターフェースに結合し得るコンタクト906を含む。コンタクト906の各々はティアツーティア接続であり得る。コンタクト906が接合インターフェースに結合されたとき、感知リング904は積層ICの別のティアに結合され得る。たとえば、感知リング904は、第2ティアチップ800の基板接地リング804に結合され得る。感知リング904が第2ティアチップ800に結合されたとき、第1ティア基板900上に一体化されたESDレコーダ910によってESDイベントが測定され得る。ESDレコーダ910は、たとえば図4のコンタクトパッド404において接地リング902に結合する。さらに、ESDレコーダ910を読み出すためのコンタクトパッド912は第1ティア基板900上に含まれる。コンタクトパッド912は読出しのためのパッケージングインターフェースにも結合され得る。
第1ティア基板900が第2ティアチップ800に接触したとき、ただ1つのコンタクト906が第2ティアチップ800上の対応するコンタクト802に最初に接触して、ESDがESDレコーダ910を通してルーティングされるようになる。接触時に、電流が第2ティアチップ800からコンタクト906の1つを通って感知リング904に流れ、ESDレコーダ910を通って接地リング902に流れる。
ESDレコーダデバイスは、上記で説明したように、ESDイベントの電圧レベルの測定を行い、記録することを可能にする。一実施形態では、ESDレコーダは、ダイ間接合中に積層ICが受ける電圧を測定し、記録する。電圧レベルは、ESDイベント後に読み出され得る。得られた情報は、たとえば、ESDイベントの結果としての積層ICの損傷を判断するために、または製造中のESDイベントを低減するためのフィードバックを与えるために使用され得る。製造中に生成されたESDイベントの大きさを知り、その後ESDイベントの大きさを低減することにより、チップ上に実装されるESD保護回路の量を低減することが可能となる。ESD保護回路の量を低減すると、ESD回路によって占有されるICの量が低減され、それによりICのコストが削減される。ESDレコーダは、説明したように、分圧器中の要素の値を変更することによって感度および分解能を調整する際の柔軟性を有する。
本明細書で説明する方法は、適用例に応じて様々な構成要素によって実装できる。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実装できる。ハードウェア実装の場合、処理ユニットは、1つまたは複数の特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、デジタル信号処理デバイス(DSPD)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で説明する機能を実行するように設計された他の電子ユニット、またはそれらの組合せの中で実装できる。
ファームウェアおよび/またはソフトウェア実装の場合、本方法は、本明細書で説明する機能を実行するモジュール(たとえば、手順、機能など)を用いて実装できる。命令を有形に実施するいずれの機械可読媒体も、本明細書で説明する方法の実装において使用できる。たとえば、ソフトウェアコードは、メモリに記憶し、プロセッサユニットによって実行することができる。メモリは、プロセッサユニット内および/またはプロセッサユニットの外部に実装できる。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかのタイプを指し、メモリの特定のタイプまたはメモリの数、あるいはメモリが記憶される媒体のタイプに限定されない。
ファームウェアおよび/またはソフトウェアで実装する場合、機能は、1つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶することができる。例としては、データ構造で符号化されたコンピュータ可読媒体、およびコンピュータプログラムで符号化されたコンピュータ可読媒体がある。コンピュータ可読媒体は物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体とすることができる。限定ではなく、例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMまたは他の光ディスク(disk)ストレージ、磁気ディスク(disk)ストレージもしくは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態で所望のプログラムコードを記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を含むことができ、本明細書で使用するディスク(disk)およびディスク(disc)は、コンパクトディスク(disc)(CD)、レーザディスク(disc)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピー（登録商標）ディスク(disk)およびブルーレイディスク(disc)を含み、ディスク(disk)は、通常、データを磁気的に再生し、ディスク(disc)は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
コンピュータ可読媒体への記憶に加えて、命令および/またはデータを、通信装置中に含まれる伝送媒体上に信号として供給することができる。たとえば、通信装置は、命令とデータとを示す信号を有するトランシーバを含むことができる。命令およびデータは、1つまたは複数のプロセッサに特許請求の範囲で概説する機能を実装させるように構成される。
「スルーシリコンビア」という用語は、シリコンという言葉を含むが、スルーシリコンビアが必ずしもシリコンで構築されないことに留意されたい。むしろ、材料は、任意のデバイス基板材料であり得る。
図に示し、上記で説明した積層ICは2つのティアのみを含むが、積層ICは、より多くのティアを含んでいることがあり得る。説明した回路は当業者によって適合され得る。
特定の回路を記載したが、本開示を実施するために、開示した回路のすべてが必要とされるわけではないことを、当業者は諒解されよう。その上、本開示に集中するために、いくつかのよく知られている回路については説明していない。
本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく様々な変更、置換および改変を本明細書で行うことができることを理解されたい。さらに、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の実施形態に限定されるものではない。当業者が本開示から容易に諒解するように、ほぼ同じ機能を実行するか、または本明細書で説明する対応する実施形態とほぼ同じ結果を達成する、現在存在する、または後に開発される、プロセス、機械、製造、組成物、手段、方法またはステップは本開示に従って利用できる。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。
100 例示的なワイヤレス通信システム
120 リモートユニット
125A ICデバイス
125B ICデバイス
125C ICデバイス
130 リモートユニット
140 基地局
150 リモートユニット
180 順方向リンク信号
190 逆方向リンク信号
200 設計ワークステーション
201 ハードディスク
203 ドライブ装置
204 記憶媒体
210 回路設計
300 積層IC
310 第1ティアIC
312 パッケージング接続
314 相互接続
316 スルーシリコンビア
318 コンタクトパッド
320 第2ティアIC
322 ティアツーティア接続
324 相互接続
400 ESDレコーダ
402 コンタクトパッド
403 ESDソース
404 コンタクトパッド
405 分圧器ラダー
406 エネルギー散逸デバイス
410 測定ブロック
412 オフセットデバイス
414 抵抗器
416 ESD保護回路
418 レコーダデバイス
420 測定パッド
500 ESDレコーダ
502 コンタクトパッド
503 電圧
504 コンタクトパッド
505 分圧器
506 抵抗器
510 測定ブロック
512 オフセット発生器
512A ゲート型ダイオード
512B ゲート型ダイオード
514 抵抗器
516 ESD保護回路
517 ダイオード
518 pFETキャパシタ
520 測定パッド
524 コンタクトパッド
600 ESDレコーダ
602 コンタクトパッド
602 ESDソース
605 分圧器ラダー
606 抵抗器
610 測定ブロック
612 電圧オフセットブロック
612A クロスカップルダイオード
612B クロスカップルダイオード
616 ESD保護ブロック
617 ダイオード
618 nFETキャパシタ
620 測定パッド
624 コンタクトパッド
630 FET
700 較正回路
702 入力パッド
704 接地パッド
705 分圧器
706 抵抗器
710 測定ブロック
712 電圧オフセットブロック
712A クロスカップルダイオード
712B クロスカップルダイオード
714 抵抗器
716 ESD保護回路
717 ダイオード
718 キャパシタ
719 ダイオード
800 第2ティアチップ
802 コンタクト
804 基板接地リング
900 第1ティア基板
902 接地リング
904 感知リング
906 コンタクト
910 ESDレコーダ
1000 ESDレコーダ
1002 コンタクトパッド
1003 電圧
1004 コンタクトパッド
1005 分圧器
1006 抵抗器
1010 測定ブロック
1012 電圧オフセットデバイス
1018 キャパシタ
1020 コンタクトパッド

Claims (20)

  1. 半導体組立中にESDイベントの大きさを記録するための回路であって、
    第1の電位と第2の電位との間に接続された分圧器であって、前記第1の電位および前記第2の電位とは異なる離散電圧レベルを有するノードを与える分圧器と、
    前記ノードに結合され、前記離散電圧レベルを記録するレコーダデバイスを含む測定ブロックと
    を含む回路。
  2. 前記分圧器が、前記第1の電位と前記第2の電位との間に直列に接続された複数のエネルギー散逸デバイスを含む、請求項1に記載の回路。
  3. 前記複数のエネルギー散逸デバイスが抵抗器を含む、請求項2に記載の回路。
  4. 前記分圧器が、前記第1の電位および前記第2の電位に並列に接続された複数のエネルギー散逸デバイスを含む、請求項1に記載の回路。
  5. 前記複数のエネルギー散逸デバイスが抵抗器を含む、請求項4に記載の回路。
  6. 前記レコーダデバイスが、前記ESDイベントによって損傷を与えられることが可能な酸化物層を含む、請求項1に記載の回路。
  7. 前記レコーダデバイスがキャパシタを含む、請求項6に記載の回路。
  8. 各測定ブロックが、各測定ブロックの読出しを可能にする少なくとも1つのコンタクトパッドをさらに含む、請求項1に記載の回路。
  9. 各測定ブロックが、前記読出し中に前記少なくとも1つのコンタクトパッドに印加される読出し電圧から前記分圧器を絶縁する電圧オフセットデバイスをさらに含む、請求項8に記載の回路。
  10. 前記レコーダデバイスが抵抗器を含む、請求項1に記載の回路。
  11. 各測定ブロックが、読出し中に発生する第2のESDイベントから前記レコーダデバイスを保護するESD保護回路をさらに含む、請求項10に記載の回路。
  12. 前記ESD保護回路が複数のダイオードを含む、請求項11に記載の回路。
  13. 半導体組立中にESDイベントを測定する方法であって、
    第1の測定ブロック中の第1のレコーダデバイスから第1の電圧を読み出すステップと、
    第2の測定ブロック中の第2のレコーダデバイスから第2の電圧を読み出すステップと、
    前記第1の電圧および前記第2の電圧から前記ESDイベントの大きさを判断するステップと
    を含む方法。
  14. 前記第1の電圧を読み出すステップが、前記第1のレコーダデバイスの第1の電流電圧曲線を測定するステップを含み、前記第2の電圧を読み出すステップが、前記第2のレコーダデバイスの第2の電流電圧曲線を測定するステップを含む、請求項13に記載の方法。
  15. 前記第1のレコーダデバイスが損傷を与えられているかどうかを判断するステップと、
    前記第2のレコーダデバイスが損傷を与えられているかどうかを判断するステップと、
    前記第1のレコーダデバイスが損傷を与えられており、前記第2のレコーダデバイスが損傷を与えられていない場合、前記ESDイベントが、前記第1の測定ブロックに関連する第1の離散レベルと前記第2の測定ブロックに関連する第2の離散レベルとの間のレベルにあると判断するステップと
    をさらに含む、請求項13に記載の方法。
  16. 前記第1の電圧を読み出す前に、前記第1および第2のレコーダデバイスを有する第1ティアICに第2ティアICを積層するときに、少なくとも前記第1のレコーダデバイスに損傷を与える前記ESDイベントを作成するステップをさらに含む、請求項13に記載の方法。
  17. 前記損傷を与えるステップが、少なくとも前記第1のレコーダデバイス中でゲート酸化物デバイスの破壊を生じるステップを含む、請求項16に記載の方法。
  18. 集積回路中でESDイベントを測定するための回路であって、
    前記ESDイベント中に発生する電圧を複数の離散電圧レベルに分割するための手段と、
    各々が前記分割するための手段に結合され、前記分割するための手段から電流を受け取る、離散電圧レベルを記録するための複数の手段と
    を含む回路。
  19. 前記記録するための手段が、電荷を記憶するための手段を含み、前記記憶するための手段が、前記ESDイベント中に損傷を与えられることが可能である、請求項18に記載の回路。
  20. 前記記憶するための手段に結合された前記電圧をオフセットするための手段をさらに含む、請求項18に記載の回路。
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