JPH0771982A

JPH0771982A - アブソリュートエンコーダ

Info

Publication number: JPH0771982A
Application number: JP5242044A
Authority: JP
Inventors: Yasushi Ono; 康大野; Tadashi Horikawa; 正堀川; Toru Morita; 徹森田; Yuji Yamazaki; 雄二山崎
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1993-09-02
Filing date: 1993-09-02
Publication date: 1995-03-17
Anticipated expiration: 2016-12-25
Also published as: JP3241894B2

Abstract

(57)【要約】（修正有）【目的】絶対位置変換のためのＲＯＭの容量が小さく
且つ変換所要時間のばらつきが少ないアブソリュートエ
ンコーダを提供する。【構成】符号表示手段１のパターン情報を読み取りデ
ィジタル信号に変換する検出手段２の出力はセレクタ４
を介してシフトレジスタ３のＬＳＢ側に接続されまた、
シフトレジスタ３のデータは、排他的論理和出力回路５
に入力され、その出力はセレクタ４を介してシフトレジ
スタ３のＬＳＢに接続される。さらに、シフトレジスタ
３のパラレル出力はＲＯＭ７に接続され、ＲＯＭ７のパ
ラレル出力は減算回路９に接続される。セレクタ４およ
びシフトレジスタ３は、コントローラ６によって制御さ
れ、コントローラ６の出力はカウンタ８に接続され、カ
ウンタ８のパラレル出力は減算回路９に接続される。減
算回路９も、コントローラ６によって制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアブソリュートエンコー
ダに関し、特にアブソリュートパターンから絶対位置へ
の変換手段に関する。

【０００２】

【従来の技術】たとえば最大周期系列（Ｍ系列）のアブ
ソリュートパターンから絶対位置へ変換する従来のアブ
ソリュートエンコーダとして、特開昭５７−１７５２１
１号公報および特開昭６３−２３１２１５号公報に開示
のアブソリュートエンコーダがある。特開昭５７−１７
５２１１号公報に開示のアブソリュートエンコーダで
は、絶対位置変換手段としてＲＯＭを用い、検出した各
アブソリュート信号から直接その検出位置の絶対位置を
求めている。換言すれば、検出データから絶対位置に変
換するルックアップテーブルであるＲＯＭを用いて、絶
対位置を表すすべての検出位置で絶対位置変換可能にな
るようにしていた。

【０００３】一方、特開昭６３−２３１２１５号公報に
開示のアブソリュートエンコーダでは、参照Ｍコード発
生回路をクリアした後、１クロックパルスを入力する毎
に符号板の回転位置（θ）に対応するＭコード（ｍ）に
なるまで順次異なるＭコードを出力する。参照Ｍコード
発生回路から回転位置（θ）に対応するＭコード（ｍ）
が出力された時、そのＭコード（ｍ）が出力されるまで
に入力したクロックパルス数をカウンタで計数すること
により、そのＭコード（ｍ）が回転位置（θ）に対応す
ることがわかるようにしたものである。

【０００４】

【発明が解決しようとする課題】前述のように従来のア
ブソリュートエンコーダでは、絶対位置変換をＲＯＭで
行うか、あるいはパターン発生回路で行っていた。すべ
ての位置について絶対位置変換をＲＯＭで行う前者の場
合、アブソリュートエンコーダのパルス数（最小読取単
位の数）の増加に伴いＲＯＭの容量が増加する。たとえ
ば、２ⁿパルスが２ⁿ⁺¹パルスになるとＲＯＭの容量は
２・（ｎ＋１）／ｎ倍となる。このため、アブソリュー
トエンコーダの回路をゲートアレイ等のセミカスタムＩ
Ｃで作成すると、セミカスタムＩＣのゲート数のほとん
どを絶対位置変換のためのＲＯＭ部分に使用されてしま
い、エンコーダの制御部として使用することができなく
なる等、セミカスタムＩＣを効率的に使用することがで
きないという不都合があった。

【０００５】また、絶対位置変換をパターン発生回路で
行う後者の場合、アブソリュートパターンによって、す
なわち基準位置と検出位置との位置関係に依存して、絶
対位置変換に要する時間のばらつきが大きい。たとえば
クロック１ＭＨｚで２０４８パルスのアブソリュートエ
ンコーダでは、所要時間は最小１μｓで最大２．０４８
ｍｓとなる。したがって、アブソリュートエンコーダを
使用してモータ等を制御する場合、所要時間差が大きす
ぎて安定な制御をすることが困難であるという不都合が
あった。本発明は、前述の課題に鑑みてなされたもので
あり、絶対位置変換のためのＲＯＭの容量が小さく且つ
絶対位置に変換する所要時間のばらつきが少ないような
アブソリュートエンコーダを提供することを目的とす
る。

【０００６】

【課題を解決するための手段】前記課題を解決するため
に、本発明においては、１つの絶対値が所定数のビット
パターンから表され、複数の前記所定数のビットパター
ンを有するアブソリュートパターンが形成された符号板
と、前記符号板に対して相対移動し、前記所定数のビッ
トパターンに対応してそれぞれ配置される複数の検出素
子を有し、前記アブソリュートパターンを読み取ってビ
ットパターン信号を出力する検出手段と、複数の前記ビ
ットパターンに対応する複数の前記ビットパターン信号
のうち、特定のビットパターンに対応する特定ビットパ
ターン信号だけを前記絶対値に変換可能にする絶対値変
換手段と、前記検出手段が読み取った前記ビットパター
ン信号が前記絶対値変換手段で変換可能な前記特定ビッ
トパターン信号になるまで、前記ビットパターン信号を
変更するパターン信号変更手段と、変換可能な前記ビッ
トパターン信号と、前記パターン信号変更手段における
変更回数とに基づいて、前記検出手段に対する前記符号
板の位置情報を演算する演算手段とを備えていることを
特徴とするアブソリュートエンコーダを提供する。

【０００７】好ましい態様によれば、前記パターン信号
変更手段は、前記ビットパターン信号を前記アブソリュ
ートパターンに形成されたパターン配列順に変更する。
また、前記絶対位置手段は、前記ビットパターンの任意
の桁数により、前記ビットパターンが変換可能か否かを
判定する判定手段を備えているのが好ましい。

【０００８】

【作用】本発明のアブソリュートエンコーダでは、アブ
ソリュートパターンの対応する位置から２進数数列から
なるアブソリュート信号（以下、単に「パターン」とい
う）を検出する。ここで、複数の特定のパターンだけは
絶対位置変換手段により絶対位置に直接変換可能なよう
に構成されている。まず、検出したパターンが絶対位置
変換手段において絶対位置に直接変換可能か否かを判定
する。もし、変換可能であれば、その変換した絶対位置
をもって検出位置の絶対位置とすることができる。

【０００９】逆に、変換不可能であれば、検出パターン
をパターン発生回路の初期値とし、アブソリュートパタ
ーンに沿って所定の方向に１つずつシフトしたパターン
をクロック信号に同期して順次発生させる。このよう
に、発生した各パターンが絶対位置変換手段において絶
対位置に直接変換可能か否かを判定しながらこの動作を
繰り返す。やがて、発生パターンが上述の変換可能な特
定パターンのうちの１つに一致したところで、この変換
可能なパターンに相当する絶対位置が求まり、その絶対
位置と変更回数とを演算することにより、たとえば加減
算等の演算により検出位置の絶対位置を最終的に求める
ことができる。なお、減算によるか加算によるかは、シ
フト方向に依存する。

【００１０】このように、本発明のアブソリュートエン
コーダでは、すべての検出位置において直接絶対位置変
換可能ではなく、ある特定の検出位置においてのみ直接
絶対位置変換可能である。したがって、直接絶対位置変
換可能なパターンの数を適宜限定することにより、ＲＯ
Ｍの容量を所望の範囲に抑えることが可能になる。ま
た、検出位置の絶対位置を求めるのに要する最大時間
は、絶対位置変換可能なパターンの間隔に依存する。換
言すれば、直接絶対位置変換可能なパターンの数を適宜
確保し、その間隔を実質的に等間隔にすれば絶対位置に
変換する所要時間のばらつきを所望範囲に抑えることが
可能である。

【００１１】

【実施例】本発明の実施例を、添付図面に基づいて説明
する。図１は、本発明の第１の実施例にかかるアブソリ
ュートエンコーダの構成を概略的に示すブロック図であ
る。また、図２は、Ｘ⁵＋Ｘ³＋Ｘ⁰の生成多項式によ
り発生したアブソリュートパターンであり、５次のＭ系
列（最大周期系列）パターンにおいて０が４つ連続した
部分に０を１つ挿入したパターンである。換言すれば、
図２のアブソリュートパターンは２⁵＝３２個の２進数
からなる数列であり、３２個の読み取りパターンが可能
である。

【００１２】図１のアブソリュートエンコーダは、図２
のアブソリュートパターンが形成された符号表示手段１
を備えている。なお図１では、図２のアブソリュートパ
ターンの一部だけが示されている。符号表示手段１は、
たとえば光学式の場合には遮光が１で透過が０というよ
うに２値化されたパターンを有する。図示のアブソリュ
ートエンコーダはさらに、符号表示手段１のパターン情
報を読み取りディジタル信号に変換する（２値化する）
ための検出手段２を備えている。検出手段２は、たとえ
ばフォトダイオードアレイのような５個の検出素子によ
って構成され、検出手段２の出力はセレクタ４を介して
シフトレジスタ３のＬＳＢ側に接続されている。

【００１３】また、シフトレジスタ３のＭＳＢのデータ
および２¹のデータは、排他的論理和出力回路５に入力
され、その出力はセレクタ４を介してシフトレジスタ３
のＬＳＢに接続されている。さらに、シフトレジスタ３
のパラレル出力はＲＯＭ７に接続され、ＲＯＭ７のパラ
レル出力は減算回路９に接続されている。セレクタ４お
よびシフトレジスタ３は、コントローラ６によって制御
されるように構成されている。一方、コントローラ６の
出力はカウンタ８に接続され、カウンタ８のパラレル出
力は減算回路９に接続されている。減算回路９も、コン
トローラ６によって制御されるように構成されている。

【００１４】なお、ＲＯＭ７では、３２個の読み取りパ
ターン信号のうち図３に示す８種類の５ビット数列パタ
ーン信号について絶対位置変換が直接可能なように構成
されている。換言すれば、ＲＯＭ７において図中左側に
示す８種類の５ビット数列パターン信号の変換データが
絶対位置変換可能であり、それぞれ図中右側に示す絶対
位置に変換される。また、シフトレジスタ３では、検出
した５ビット数列パターンから図１中１ビットずつ右方
向にシフトした５ビット数列パターンをクロックに同期
して順次発生させることができるようになっている。

【００１５】以上のように構成された本実施例のアブソ
リュートエンコーダの動作を具体的に説明する。符号表
示手段１のアブソリュートパターンのうち、検出手段２
の５つの検出素子が対向するパターン部分が読み取られ
２値化される。次いで、検出手段２の検出データ、すな
わちＭＳＢ側から検出データ１０１１１の２進数数列
が、コントローラ６の指示によりセレクタ４を介してシ
フトレジスタ３に入力される。さらに詳細には、検出手
段２の図中左側すなわちＭＳＢ側のデータから順に、シ
フトレジスタ３にＭＳＢ側よりロードされる。こうし
て、シフトレジスタ３には図中右側（ＭＳＢ側）から検
出データ１０１１１が入力されたことになる。

【００１６】シフトレジスタ３からパラレル出力される
検出データ１０１１１（ＬＳＢ）はＲＯＭ７のアドレス
バスに入力されるとともに、コントローラ６は出力線６
−１を介してカウンタ８をクリアする。ＲＯＭ７では、
入力された５ビット数列パターン信号が絶対位置に直接
変換可能であるか否かを判定する。すなわち、アドレス
バスの検出データ１０１１１が図３の左側の変換可能パ
ターンに一致しているか否かを調べる。この検出データ
１０１１１は、図３に示すように、ＲＯＭ７において絶
対位置変換可能ではない。したがって、ＲＯＭ７はコン
トローラ６に絶対位置変換不可能信号Ｌを出力する。

【００１７】ＲＯＭ７より絶対位置変換不可能信号Ｌを
受けたコントローラ６は、出力線６−２を介してセレク
タ４を切り換え、排他的論理和出力回路５で生成したシ
フトレジスタ３のＭＳＢのデータと２¹のデータとの排
他的論理和をセレクタ４を介してシフトレジスタ３のＬ
ＳＢに入力させる。この場合、ＭＳＢのデータは１であ
り、２¹のデータは１であるから排他的論理和出力回路
５で生成される排他的論理和は０である。したがって、
シフトレジスタ３においてＬＳＢのデータは０になり、
残りのデータは１つずつＭＳＢ側にシフトし、最終的に
ＭＳＢ側から０１１１０となる。コントローラ６はま
た、出力線６−３を介してシフトレジスタ３およびカウ
ンタ８にクロック信号を出力する。

【００１８】このように１個目のクロックで、シフトレ
ジスタ３が発生する発生データは０１１１０になる。ま
た、上述の動作を繰り返すことによりシフトレジスタ３
が発生する発生データは、２個目以降のクロックに同期
して、１１１０１、１１０１１、１０１１０と変化す
る。この発生データの変化は、図１のアブソリュートパ
ターンにおいて検出データ１０１１１から図中右方向に
１ビットずつシフトするパターン変化と一致している。

【００１９】上記パターン変化において、１個目乃至３
個目のクロックに同期してシフトレジスタ３が発生する
発生データ０１１１０、１１１０１および１１０１１は
ＲＯＭ７において絶対位置変換可能ではない。一方、４
個目のクロックに同期してシフトレジスタ３が発生する
発生データ１０１１０は絶対位置変換可能であるため、
ＲＯＭ７はコントローラ６に絶対位置変換可能信号Ｈを
出力する。このとき、ＲＯＭ７は、変換可能な発生デー
タ１０１１０の絶対位置情報ａの値０１０１１（図３の
４行目参照）すなわち十進数で１１をデータバスを介し
て減算回路９に出力する。

【００２０】一方、カウンタ８にはシフトレジスタ３を
シフトさせた回数である４がカウントされている。カウ
ントした値４は、変換可能なパターンが検出データ１０
１１１から４ビット分だけ図中右側に位置移動している
こと、すなわち絶対位置変換可能パターンの検出位置に
対する相対位置情報ｋを示している。カウンタ８のカウ
ントは、減算回路１９に入力される。ＲＯＭ７からの絶
対位置情報ａ＝１１およびカウンタ８からの相対位置情
報ｋ＝４を受けて、減算回路９はａ−ｋ＝４を算出して
検出データ１０１１１に相当する絶対位置を最終的に求
める。なお、所要のパターン変更回数を平均化するため
に、変換可能な特定ビットパターン信号に対応する絶対
位置は、なるべく等間隔であるのが好ましい。

【００２１】図６は、本発明の第２の実施例にかかるア
ブソリュートエンコーダの構成を概略的に示すブロック
図である。第２の実施例は第１の実施例と同様の構成を
有するが、基本的に相違するのは第２実施例ではＲＯＭ
１７がＮＯＲ回路１０を内蔵している点と、特例絶対位
置変換回路２０および選択回路１１が付設されている点
である。図６において、図１の構成要素と対応する構成
要素には同じ参照符号を付している。

【００２２】さらに詳細には、シフトレジスタ３のＭＳ
Ｂ側の２つのデータはＲＯＭ１７のＮＯＲ回路１０に接
続されている。一方、シフトレジスタ３の出力は特例絶
対位置変換回路２０を介して選択回路１１に接続されて
いる。また、選択回路１１の入力には、減算回路９のパ
ラレル出力が接続されている。なお、第２実施例のＲＯ
Ｍ１７において絶対位置に変換可能なパターン信号およ
びその絶対位置は、図４に示すとおりである。図示のよ
うに、第２実施例では、ＭＳＢ側より００で始まる８種
類のパターン信号が変換可能である。

【００２３】以上のように構成された第２の実施例のア
ブソリュートエンコーダの動作を具体的に説明する。符
号表示手段１のアブソリュートパターンのうち、検出手
段２の５つの検出素子が対向するパターン部分が読み取
られ２値化される。次いで、検出手段２の検出データ、
すなわちＭＳＢ側から検出データ１０１１１の２進数数
列が、コントローラ６の指示によりセレクタ４を介して
シフトレジスタ３に入力される。具体的には、検出手段
２の図中左側すなわちＭＳＢ側のデータから順に、シフ
トレジスタ３にＭＳＢ側よりロードされる。こうして、
シフトレジスタ３には図中右側（ＭＳＢ側）から検出デ
ータ１０１１１が入力されたことになる。

【００２４】シフトレジスタ３からパラレル出力される
検出データ１０１１１がＲＯＭ１７のアドレスバスに入
力されるとともに、コントローラ６は出力線６−１を介
してカウンタ８をクリアする。ＲＯＭ１７のアドレスバ
スの検出データのＭＳＢ側の２つのデータがともに０、
すなわちパターンがＭＳＢ側より００で始まる場合のみ
ＮＯＲ回路１０の出力信号はＨになり、その他の場合に
はＮＯＲ回路１０の出力信号はＬになる。このように、
ＮＯＲ回路１０の出力信号ＨはＲＯＭ１７において絶対
位置変換が可能であることを示す信号であり、出力信号
Ｌは絶対位置変換が不可能であることを示す信号であ
る。

【００２５】最初のアドレスバスの検出データ１０１１
１においてＭＳＢ側の２ビットは００ではないから、こ
の検出データ１０１１１は、図４にも示すように、ＲＯ
Ｍ１７において絶対位置変換可能ではない。したがっ
て、ＮＯＲ回路１０はコントローラ６に絶対位置変換不
可能信号Ｌを出力する。ＮＯＲ回路１０より絶対位置変
換不可能信号Ｌを受けたコントローラ６は、出力線６−
２を介してセレクタ４を切り換え、排他的論理和出力回
路５で生成したシフトレジスタ３のＭＳＢのデータと２
¹のデータとの排他的論理和をセレクタ４を介してシフ
トレジスタ３のＬＳＢに入力させる。この場合、ＭＳＢ
のデータは１であり、２¹のデータは１であるから排他
的論理和出力回路５で生成される排他的論理和は０であ
る。

【００２６】コントローラ６はまた、出力線６−３を介
してシフトレジスタ３およびカウンタ８にクロック信号
を出力する。このように１個目のクロックで、シフトレ
ジスタ３が発生する発生データは０１１１０になる。ま
た、上述の動作を繰り返すことによりシフトレジスタ３
が発生する発生データは、２個目以降のクロックに同期
して、１１１０１、１１０１１、１０１１０、０１１０
０、１１０００、１０００１、０００１１と変化する。
この発生データの変化は、図１のアブソリュートパター
ンにおいて検出データ１０１１１から図中右方向に１ビ
ットずつシフトするパターン変化と一致している。

【００２７】上記パターン変化において、１個目乃至７
個目のクロックに同期してシフトレジスタ３が発生する
発生データ０１１１０、１１１０１、１１０１１、１０
１１０、０１１００、１１０００および１０００１はと
もに００から始まるパターンではないため、ＲＯＭ７に
おいて絶対位置変換可能ではない。一方、８個目のクロ
ックに同期して発生する発生データ０００１１は００か
ら始まるパターンで絶対位置変換可能であるため、ＮＯ
Ｒ回路１０はコントローラ６に絶対位置変換可能信号Ｈ
を出力する。このとき、ＲＯＭ１７は、変換可能な発生
データ０００１１の絶対位置情報ａの値０１１１１（図
４の５行目参照）すなわち十進数で１５をデータバスを
介して減算回路９に出力する。

【００２８】一方、カウンタ８にはシフトレジスタ３を
シフトさせた回数である８がカウントされている。カウ
ントした値８は、変換可能なパターンが検出データ１０
１１１から８ビット分だけ図中右側に位置移動している
こと、すなわち絶対位置変換可能パターン０００１１の
検出位置に対する相対位置情報ｋを示している。カウン
タ８のカウントは、減算回路９に入力される。ＲＯＭ１
７からの絶対位置情報ａ＝１５およびカウンタ８からの
相対位置情報ｋ＝８を受けて、減算回路９はａ−ｋ＝７
を算出して検出データ１０１１１に相当する絶対位置を
最終的に求める。

【００２９】ところで、角度をディジタル符号に変換す
るロータリ型のアブソリュートエンコーダの場合には、
アブソリュートパターンにＭ系列パターンを用いると、
最小読取単位数が（２ⁿ−１）になる。このため、０が
（ｎ−１）個連続する部分に０を１個挿入して２ⁿパル
スのアブソリュートパターンを形成するのが普通であ
る。その結果、たとえば上述の２つの実施例において、
シフトレジスタ３に検出もしくは発生データとして００
０００が入力されると、この特殊なデータ０００００か
ら次にシフトすべき発生データを発生させることができ
なくなる。換言すれば、シフトレジスタ３のデータが０
００００になると次に発生させる発生データも００００
０になってしまう。

【００３０】また、データ０００００の１パルス前のデ
ータ１００００がシフトレジスタ３に入力されると、発
生するのは次のデータ０００００ではなくその次のデー
タ００００１になってしまう。換言すれば、データ００
０００を飛び越えるため、最終的に絶対位置がずれてし
まう。このように、シフトレジスタ３にデータ００００
０または１パルス前のデータ１００００が入力すると、
シフト方向において次に発生すべきパターンを生成する
ことができない。したがって、実施例１では、この２つ
のパターンをＲＯＭ７において絶対位置変換することが
できるようにしている。一方、実施例２では、データ０
００００はＲＯＭ１７において絶対位置変換可能である
が、データ１００００はＭＳＢ側から００で始まるパタ
ーンではないため、絶対位置変換が不可能である。

【００３１】このため、実施例２ではデータ１００００
に対する絶対位置変換を特別に行う手段として特例絶対
位置変換回路２０を設け、図５に示す絶対位置変換を行
うようにしている。すなわち、データが１００００の場
合、特例絶対位置変換回路２０は例外処置として組み合
わせ回路等により絶対位置変換を行い対応する絶対位置
の値１１１１１を選択回路１１に出力する。ＭＳＢ側か
ら００で始まるパターンを絶対位置変換可能にしたの
は、必ずデータ０００００を絶対位置変換可能にしてあ
るので、もし、ＭＳＢ側から００以外のたとえば０１で
始まるデータを絶対位置変換可能にした場合、パターン
発生回路ではデータ０００００を作れないため、読み取
った検出データが０００００の場合に絶対位置変換が不
可能になってしまうからである。

【００３２】したがって、０１で始まるデータを絶対位
置変換可能にした場合、検出データ０００００に対し
て、例外処置で絶対位置変換を行う必要が生じてしま
い、回路構成が複雑になってしまう。上述の例外処置を
回避するためには、シフトレジスタ３にデータ１０００
０が入力された場合またはシフトレジスタ３においてデ
ータ１００００が発生した場合に、シフト方向を逆にす
る必要がある。具体的には、シフトレジスタ３のＬＳＢ
のデータと２¹のデータとの排他的論理和をシフトレジ
スタ３のＭＳＢに入力すればよい。

【００３３】図７に、第１の実施例のＲＯＭ７における
絶対位置変換を行う組み合わせ回路の構成を示す。図示
の組み合わせ回路において、図中左側の入力は上から順
にＸ４、Ｘ３、Ｘ２、Ｘ１およびＸ０であり、右側の入
力は上から順にＹ４、Ｙ３、Ｙ２、Ｙ１、Ｙ０およびＥ
Ｑである。ここで、Ｘ４乃至Ｘ０は図３において左側に
示す変換可能なパターンのＭＳＢ側からのデータにそれ
ぞれ対応している。一方、Ｙ４乃至Ｙ０は図３において
右側に示す変換可能なパターンの絶対位置を示す２進数
数列のＭＳＢ側からのデータにそれぞれ対応している。
また、ＥＱは、絶対位置変換可能信号Ｈまたは絶対位置
変換不可能信号Ｌに対応している。

【００３４】なお、上述の実施例では、Ｍ系列アブソリ
ュートパターンを例にとって本発明を説明したが、他の
一般的なアブソリュートパターンについても本発明を適
用することができることは明らかである。また、上述の
実施例では、５次のＭ系列アブソリュートパターンを例
にとって本発明を説明したが、さらに高次のアブソリュ
ートパターンについても本発明を適用することができる
ことは明らかである。さらに、第２実施例では、特異デ
ータ０００００の一方の側に隣接するデータ１００００
について絶対位置変換可能としたが、他方の側に隣接す
るデータ００００１について絶対位置変換可能としても
よいし、隣接する双方のデータ１００００および０００
０１をともに絶対位置変換可能としてもよい。さらに、
絶対位置変換可能なパターンは等間隔でなくてもよく、
少なければ少ないほどＲＯＭの容量を小さくすることが
できる。

【００３５】

【効果】以上説明したように、本発明のアブソリュート
エンコーダでは、アブソリュートパターンから絶対位置
に変換するルックアップテーブルであるＲＯＭの容量を
１／４以下に大幅に減少させることができるとともに、
絶対位置変換所要時間も１０μｓ程度と短くすることが
可能である。したがって、本発明により、小型でコスト
的に有利なアブソリュートエンコーダを実現することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例にかかるアブソリュート
エンコーダの構成を概略的に示すブロック図である。

【図２】Ｍ系列アブソリュートパターンの一例を示す図
である。

【図３】図１のＲＯＭにおいて絶対位置変換可能な５ビ
ットパターンおよび対応する絶対位置を示す図である。

【図４】図６のＲＯＭにおいて絶対位置変換可能な５ビ
ットパターンおよび対応する絶対位置を示す図である。

【図５】第２の実施例において特例処置として行う絶対
位置変換の内容を示す図である。

【図６】本発明の第２の実施例にかかるアブソリュート
エンコーダの構成を概略的に示すブロック図である。

【図７】第１の実施例のＲＯＭにおける絶対位置変換を
行う組み合わせ回路の構成を示す図である。

【符号の説明】

１符号表示手段２検出手段３シフトレジスタ４セレクタ５排他的論理和出力回路６コントローラ７ＲＯＭ８カウンタ９減算回路１０ＮＯＲ回路１１選択回路２０特例絶対位置変換回路

フロントページの続き (72)発明者山崎雄二神奈川県横浜市栄区長尾台町471番地株式会社ニコン横浜製作所内

Claims

【特許請求の範囲】

【請求項１】１つの絶対値が所定数のビットパターン
から表され、複数の前記所定数のビットパターンを有す
るアブソリュートパターンが形成された符号板と、前記符号板に対して相対移動し、前記所定数のビットパ
ターンに対応してそれぞれ配置される複数の検出素子を
有し、前記アブソリュートパターンを読み取ってビット
パターン信号を出力する検出手段と、複数の前記ビットパターンに対応する複数の前記ビット
パターン信号のうち、特定のビットパターンに対応する
特定ビットパターン信号だけを前記絶対値に変換可能に
する絶対値変換手段と、前記検出手段が読み取った前記ビットパターン信号が前
記絶対値変換手段で変換可能な前記特定ビットパターン
信号になるまで、前記ビットパターン信号を変更するパ
ターン信号変更手段と、変換可能な前記ビットパターン信号と前記パターン信号
変更手段における変更回数とに基づいて、前記検出手段
に対する前記符号板の位置情報を演算する演算手段と、を備えていることを特徴とするアブソリュートエンコー
ダ。
【請求項２】前記パターン信号変更手段は、前記ビッ
トパターン信号を前記アブソリュートパターンに形成さ
れたパターン配列順に変更することを特徴とする請求項
１に記載のアブソリュートエンコーダ。
【請求項３】前記絶対位置手段は、前記ビットパター
ンの任意の桁数により、前記ビットパターンが変換可能
か否かを判定する判定手段を備えていることを特徴とす
る請求項１に記載のアブソリュートエンコーダ。