JP3303472B2 - アブソリュートエンコーダ - Google Patents
アブソリュートエンコーダInfo
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- JP3303472B2 JP3303472B2 JP25238893A JP25238893A JP3303472B2 JP 3303472 B2 JP3303472 B2 JP 3303472B2 JP 25238893 A JP25238893 A JP 25238893A JP 25238893 A JP25238893 A JP 25238893A JP 3303472 B2 JP3303472 B2 JP 3303472B2
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Description
【０００１】
【産業上の利用分野】本発明はアブソリュートエンコー
ダに関し、特にアブソリュートパターンから絶対位置へ
の変換手段に関する。
ダに関し、特にアブソリュートパターンから絶対位置へ
の変換手段に関する。
【０００２】
【従来の技術】たとえば最大周期系列（Ｍ系列）のアブ
ソリュートパターンから絶対位置へ変換する従来のアブ
ソリュートエンコーダとして、特開昭５７−１７５２１
１号公報および特開昭６３−２３１２１５号公報に開示
のアブソリュートエンコーダがある。特開昭５７−１７
５２１１号公報に開示のアブソリュートエンコーダで
は、絶対位置変換手段としてＲＯＭを用い、検出した各
アブソリュート信号から直接その検出位置の絶対位置を
求めている。換言すれば、検出データから絶対位置に変
換するルックアップテーブルであるＲＯＭを用いて、絶
対位置を表すすべての検出位置で絶対位置変換可能にな
るようにしていた。
ソリュートパターンから絶対位置へ変換する従来のアブ
ソリュートエンコーダとして、特開昭５７−１７５２１
１号公報および特開昭６３−２３１２１５号公報に開示
のアブソリュートエンコーダがある。特開昭５７−１７
５２１１号公報に開示のアブソリュートエンコーダで
は、絶対位置変換手段としてＲＯＭを用い、検出した各
アブソリュート信号から直接その検出位置の絶対位置を
求めている。換言すれば、検出データから絶対位置に変
換するルックアップテーブルであるＲＯＭを用いて、絶
対位置を表すすべての検出位置で絶対位置変換可能にな
るようにしていた。
【０００３】一方、特開昭６３−２３１２１５号公報に
開示のアブソリュートエンコーダでは、参照Ｍコード発
生回路をクリアした後、１クロックパルスを入力する毎
に符号板の回転位置（θ）に対応するＭコード（ｍ）に
なるまで順次異なるＭコードを出力する。参照Ｍコード
発生回路から回転位置（θ）に対応するＭコード（ｍ）
が出力された時、そのＭコード（ｍ）が出力されるまで
に入力したクロックパルス数をカウンタで計数すること
により、そのＭコード（ｍ）が回転位置（θ）に対応す
ることがわかるようにしたものである。
開示のアブソリュートエンコーダでは、参照Ｍコード発
生回路をクリアした後、１クロックパルスを入力する毎
に符号板の回転位置（θ）に対応するＭコード（ｍ）に
なるまで順次異なるＭコードを出力する。参照Ｍコード
発生回路から回転位置（θ）に対応するＭコード（ｍ）
が出力された時、そのＭコード（ｍ）が出力されるまで
に入力したクロックパルス数をカウンタで計数すること
により、そのＭコード（ｍ）が回転位置（θ）に対応す
ることがわかるようにしたものである。
【０００４】
【発明が解決しようとする課題】前述のように従来のア
ブソリュートエンコーダでは、絶対位置変換をＲＯＭで
行うか、あるいはパターン発生回路で行っていた。すべ
ての位置について絶対位置変換をＲＯＭで行う前者の場
合、アブソリュートエンコーダのパルス数（最小読取単
位の数）の増加に伴いＲＯＭの容量が増加する。たとえ
ば、２n パルスが２n+1 パルスになるとＲＯＭの容量は
２・（ｎ＋１）／ｎ倍となる。このため、アブソリュー
トエンコーダの回路をゲートアレイ等のセミカスタムＩ
Ｃで作成すると、セミカスタムＩＣのゲート数のほとん
どを絶対位置変換のためのＲＯＭ部分に使用されてしま
い、エンコーダの制御部として使用することができなく
なる等、セミカスタムＩＣを効率的に使用することがで
きないという不都合があった。
ブソリュートエンコーダでは、絶対位置変換をＲＯＭで
行うか、あるいはパターン発生回路で行っていた。すべ
ての位置について絶対位置変換をＲＯＭで行う前者の場
合、アブソリュートエンコーダのパルス数（最小読取単
位の数）の増加に伴いＲＯＭの容量が増加する。たとえ
ば、２n パルスが２n+1 パルスになるとＲＯＭの容量は
２・（ｎ＋１）／ｎ倍となる。このため、アブソリュー
トエンコーダの回路をゲートアレイ等のセミカスタムＩ
Ｃで作成すると、セミカスタムＩＣのゲート数のほとん
どを絶対位置変換のためのＲＯＭ部分に使用されてしま
い、エンコーダの制御部として使用することができなく
なる等、セミカスタムＩＣを効率的に使用することがで
きないという不都合があった。
【０００５】また、絶対位置変換をパターン発生回路で
行う後者の場合、アブソリュートパターンによって、す
なわち基準位置と検出位置との位置関係に依存して、絶
対位置変換に要する時間のばらつきが大きい。たとえば
クロック１ＭＨｚで２０４８パルスのアブソリュートエ
ンコーダでは、所要時間は最小１μｓで最大２．０４８
ｍｓとなる。したがって、アブソリュートエンコーダを
使用してモータ等を制御する場合、所要時間差が大きす
ぎて安定な制御をすることが困難であるという不都合が
あった。本発明は、前述の課題に鑑みてなされたもので
あり、絶対位置変換のためのＲＯＭの容量が小さく且つ
絶対位置に変換する所要時間のばらつきが少ないような
アブソリュートエンコーダを提供することを目的とす
る。
行う後者の場合、アブソリュートパターンによって、す
なわち基準位置と検出位置との位置関係に依存して、絶
対位置変換に要する時間のばらつきが大きい。たとえば
クロック１ＭＨｚで２０４８パルスのアブソリュートエ
ンコーダでは、所要時間は最小１μｓで最大２．０４８
ｍｓとなる。したがって、アブソリュートエンコーダを
使用してモータ等を制御する場合、所要時間差が大きす
ぎて安定な制御をすることが困難であるという不都合が
あった。本発明は、前述の課題に鑑みてなされたもので
あり、絶対位置変換のためのＲＯＭの容量が小さく且つ
絶対位置に変換する所要時間のばらつきが少ないような
アブソリュートエンコーダを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明においては、Ｐ個（２n-1 ＜Ｐ≦２n 、ｎは
正の整数）の最小読み取り単位から形成され、１つの絶
対値がｎビットパターンから表されるアブソリュートパ
ターンが形成された符号板と、前記符号板に対して相対
移動し、前記アブソリュートパターンに対応して配置さ
れる（ｎ＋ｍ）個（ｍは１以上の整数）の検出素子を有
し、前記アブソリュートパターンを読み取って（ｎ＋
ｍ）ビット信号を出力する検出手段と、前記（ｎ＋ｍ）
ビット信号のうち、特定のｎビットパターンに対応する
特定ｎビットパターン信号だけを前記絶対値に変換可能
にする絶対値変換手段と、前記（ｎ＋ｍ）ビット信号の
中からｎビット信号を選択し、前記ｎビット信号が前記
絶対値変換手段で変換可能な前記特定ｎビットパターン
信号になるまで、前記ｎビット信号を選択する信号選択
手段と、変換可能な前記ｎビット信号と前記信号選択手
段における選択回数とに基づいて前記検出手段に対する
前記符号板の位置情報を演算する演算手段と、を備えて
いることを特徴とするアブソリュートエンコーダを提供
する。
に、本発明においては、Ｐ個（２n-1 ＜Ｐ≦２n 、ｎは
正の整数）の最小読み取り単位から形成され、１つの絶
対値がｎビットパターンから表されるアブソリュートパ
ターンが形成された符号板と、前記符号板に対して相対
移動し、前記アブソリュートパターンに対応して配置さ
れる（ｎ＋ｍ）個（ｍは１以上の整数）の検出素子を有
し、前記アブソリュートパターンを読み取って（ｎ＋
ｍ）ビット信号を出力する検出手段と、前記（ｎ＋ｍ）
ビット信号のうち、特定のｎビットパターンに対応する
特定ｎビットパターン信号だけを前記絶対値に変換可能
にする絶対値変換手段と、前記（ｎ＋ｍ）ビット信号の
中からｎビット信号を選択し、前記ｎビット信号が前記
絶対値変換手段で変換可能な前記特定ｎビットパターン
信号になるまで、前記ｎビット信号を選択する信号選択
手段と、変換可能な前記ｎビット信号と前記信号選択手
段における選択回数とに基づいて前記検出手段に対する
前記符号板の位置情報を演算する演算手段と、を備えて
いることを特徴とするアブソリュートエンコーダを提供
する。
【０００７】好ましい態様によれば、前記信号選択手段
は、前記ｎビット信号を前記アブソリュートパターンに
形成されたパターン配列順に選択する。
は、前記ｎビット信号を前記アブソリュートパターンに
形成されたパターン配列順に選択する。
【０００８】
【作用】本発明のアブソリュートエンコーダでは、Ｐ個
（２n-1 ＜Ｐ≦２n ）のアブソリュートパターンから
（ｎ＋ｍ）個の２進数数列からなるアブソリュート信号
を検出する。ここで、検出した（ｎ＋ｍ）個の２進数数
列に含まれる（ｍ＋１）個のｎビットパターンのうち、
少なくとも１つのｎビットパターンは絶対値ひいては絶
対位置に直接変換可能なように構成されている。こうし
て、変換可能なｎビットパターンの絶対位置ａおよび検
出データにおいて変換可能なｎビットパターンの検出位
置に対する相対位置ｋを求める。このように求めた絶対
位置変換可能なｎビットパターンに相対位置情報ｋ（０
≦ｋ≦ｍ）と、上述の絶対位置変換可能なｎビットパタ
ーンの絶対位置情報ａとに基づき、たとえばａ−ｋの演
算を行うことによって検出位置の絶対位置ａ−ｋを求め
ることができる。
（２n-1 ＜Ｐ≦２n ）のアブソリュートパターンから
（ｎ＋ｍ）個の２進数数列からなるアブソリュート信号
を検出する。ここで、検出した（ｎ＋ｍ）個の２進数数
列に含まれる（ｍ＋１）個のｎビットパターンのうち、
少なくとも１つのｎビットパターンは絶対値ひいては絶
対位置に直接変換可能なように構成されている。こうし
て、変換可能なｎビットパターンの絶対位置ａおよび検
出データにおいて変換可能なｎビットパターンの検出位
置に対する相対位置ｋを求める。このように求めた絶対
位置変換可能なｎビットパターンに相対位置情報ｋ（０
≦ｋ≦ｍ）と、上述の絶対位置変換可能なｎビットパタ
ーンの絶対位置情報ａとに基づき、たとえばａ−ｋの演
算を行うことによって検出位置の絶対位置ａ−ｋを求め
ることができる。
【０００９】このように、本発明のアブソリュートエン
コーダでは、すべての検出位置において直接絶対位置変
換可能ではなく、ある特定の検出位置においてのみ直接
絶対位置変換可能である。したがって、直接絶対位置変
換可能なｎビットパターンの数を適宜限定することによ
り、ＲＯＭの容量を所望の範囲に抑えることが可能にな
る。また、検出位置の絶対位置ａ−ｋを求めるのに要す
る最大時間は、絶対位置変換可能なｎビットパターンの
絶対位置間隔に依存する。換言すれば、絶対位置変換可
能なｎビットパターンの数を適宜確保し、その絶対位置
間隔を実質的に等間隔にすることにより、絶対位置に変
換する所要時間のばらつきを所望範囲に抑えることが可
能になる。
コーダでは、すべての検出位置において直接絶対位置変
換可能ではなく、ある特定の検出位置においてのみ直接
絶対位置変換可能である。したがって、直接絶対位置変
換可能なｎビットパターンの数を適宜限定することによ
り、ＲＯＭの容量を所望の範囲に抑えることが可能にな
る。また、検出位置の絶対位置ａ−ｋを求めるのに要す
る最大時間は、絶対位置変換可能なｎビットパターンの
絶対位置間隔に依存する。換言すれば、絶対位置変換可
能なｎビットパターンの数を適宜確保し、その絶対位置
間隔を実質的に等間隔にすることにより、絶対位置に変
換する所要時間のばらつきを所望範囲に抑えることが可
能になる。
【００１０】
【実施例】本発明の実施例を、添付図面に基づいて説明
する。図１は、本発明の第１の実施例にかかるアブソリ
ュートエンコーダの構成を概略的に示すブロック図であ
る。また、図２は、Ｘ5 ＋Ｘ3 ＋Ｘ0 の生成多項式によ
り発生したアブソリュートパターンであり、５次のＭ系
列（最大周期系列）パターンにおいて０が４つ連続した
部分に０を１つ挿入したパターンである。換言すれば、
図２のアブソリュートパターンは２5 ＝３２個の２進数
からなる数列であり、３２個の読み取りパターンが可能
である。
する。図１は、本発明の第１の実施例にかかるアブソリ
ュートエンコーダの構成を概略的に示すブロック図であ
る。また、図２は、Ｘ5 ＋Ｘ3 ＋Ｘ0 の生成多項式によ
り発生したアブソリュートパターンであり、５次のＭ系
列（最大周期系列）パターンにおいて０が４つ連続した
部分に０を１つ挿入したパターンである。換言すれば、
図２のアブソリュートパターンは２5 ＝３２個の２進数
からなる数列であり、３２個の読み取りパターンが可能
である。
【００１１】図１のアブソリュートエンコーダは、図２
のアブソリュートパターンが形成された符号表示手段１
を備えている。符号表示手段１は、たとえば光学式の場
合には遮光が１で透過が０というように２値化されたパ
ターンを有する。図示のアブソリュートエンコーダはさ
らに、符号表示手段１のパターン情報を読み取りディジ
タル信号に変換するための検出手段２を備えている。検
出手段２は、たとえばフォトダイオードアレイのような
９個の検出素子によって構成され、出力線２−１を介し
て検出データをパラレル出力またはシリアル出力する。
のアブソリュートパターンが形成された符号表示手段１
を備えている。符号表示手段１は、たとえば光学式の場
合には遮光が１で透過が０というように２値化されたパ
ターンを有する。図示のアブソリュートエンコーダはさ
らに、符号表示手段１のパターン情報を読み取りディジ
タル信号に変換するための検出手段２を備えている。検
出手段２は、たとえばフォトダイオードアレイのような
９個の検出素子によって構成され、出力線２−１を介し
て検出データをパラレル出力またはシリアル出力する。
【００１２】検出手段２の出力２−１は、絶対位置変換
可能パターン位置認識手段４の入力に接続されている。
絶対位置変換可能パターン位置認識手段４では、入力さ
れた９個の２進数数列において連続する５つの数列から
なる５種類の５ビットパターン信号を、出力線４−１を
介して絶対位置変換手段３に順次出力する。絶対位置変
換手段３では、上述の３２個の読み取りパターンのうち
図３に示す８種類の５ビット数列パターン信号について
直接絶対位置変換が可能なように構成されている。換言
すれば、絶対位置変換手段３において図中左側に示す８
種類の５ビットパターン信号が絶対位置変換可能であ
り、それぞれ図中右側に示す絶対位置に変換される。こ
のように、本実施例ではｎが５でありｍが４でありＰは
３２である。
可能パターン位置認識手段４の入力に接続されている。
絶対位置変換可能パターン位置認識手段４では、入力さ
れた９個の２進数数列において連続する５つの数列から
なる５種類の５ビットパターン信号を、出力線４−１を
介して絶対位置変換手段３に順次出力する。絶対位置変
換手段３では、上述の３２個の読み取りパターンのうち
図３に示す８種類の５ビット数列パターン信号について
直接絶対位置変換が可能なように構成されている。換言
すれば、絶対位置変換手段３において図中左側に示す８
種類の５ビットパターン信号が絶対位置変換可能であ
り、それぞれ図中右側に示す絶対位置に変換される。こ
のように、本実施例ではｎが５でありｍが４でありＰは
３２である。
【００１３】絶対位置変換手段３は、入力された数列パ
ターンが絶対位置に直接変換可能であるか否かを判定す
る。判定信号は、出力線３−１を介して絶対位置変換可
能パターン位置認識手段４に入力される。変換可能な場
合、絶対位置変換手段３は出力線３−２を介して変換可
能な５ビットパターンの絶対位置情報ａを演算手段５に
出力するとともに、絶対位置変換可能パターン位置認識
手段４は出力線４−２を介して変換可能な５ビットパタ
ーンの相対位置情報ｋを演算手段５に出力する。双方の
位置情報を受けて、演算手段５は検出位置の絶対位置を
求め、出力線５−１を介して出力６に出力する。
ターンが絶対位置に直接変換可能であるか否かを判定す
る。判定信号は、出力線３−１を介して絶対位置変換可
能パターン位置認識手段４に入力される。変換可能な場
合、絶対位置変換手段３は出力線３−２を介して変換可
能な５ビットパターンの絶対位置情報ａを演算手段５に
出力するとともに、絶対位置変換可能パターン位置認識
手段４は出力線４−２を介して変換可能な５ビットパタ
ーンの相対位置情報ｋを演算手段５に出力する。双方の
位置情報を受けて、演算手段５は検出位置の絶対位置を
求め、出力線５−１を介して出力６に出力する。
【００１４】以上のように構成された本実施例のアブソ
リュートエンコーダの動作を具体的な数列に基づき説明
する。符号表示手段１のアブソリュートパターンのう
ち、検出手段２の９つの検出素子が対向するパターン部
分が読み取られ２値化される。次いで、検出手段２から
の検出データ、すなわちＭＳＢ側から１０１１１０１１
０の２進数数列が、出力線２−１を介して絶対位置変換
可能パターン位置認識手段４に送られる。絶対位置変換
可能パターン位置認識手段４は、９ビットの検出データ
１０１１１０１１０のうち左側５ビットの１０１１１を
絶対位置に直接変換することができるか否かを調べるた
めに、出力線４−１を介して絶対位置変換手段３に出力
する。
リュートエンコーダの動作を具体的な数列に基づき説明
する。符号表示手段１のアブソリュートパターンのう
ち、検出手段２の９つの検出素子が対向するパターン部
分が読み取られ２値化される。次いで、検出手段２から
の検出データ、すなわちＭＳＢ側から１０１１１０１１
０の２進数数列が、出力線２−１を介して絶対位置変換
可能パターン位置認識手段４に送られる。絶対位置変換
可能パターン位置認識手段４は、９ビットの検出データ
１０１１１０１１０のうち左側５ビットの１０１１１を
絶対位置に直接変換することができるか否かを調べるた
めに、出力線４−１を介して絶対位置変換手段３に出力
する。
【００１５】図３に示すように、絶対位置変換手段３に
おいて、この５ビット数列パターン信号１０１１１は絶
対位置変換可能ではない。したがって、絶対位置変換手
段３は出力線３−１を介して絶対位置変換不可能信号Ｌ
を出力する。この絶対位置変換不可能信号Ｌを受けて、
絶対位置変換可能パターン位置認識手段４は、９ビット
の検出データ１０１１１０１１０のうち左端より１ビッ
ト右から５ビットの０１１１０を出力線４−１を介して
絶対位置変換手段３に出力する。この５ビット数列パタ
ーン信号０１１１０も絶対位置変換可能ではないため、
絶対位置変換手段３は出力線３−１を介して絶対位置変
換不可能信号Ｌを出力する。
おいて、この５ビット数列パターン信号１０１１１は絶
対位置変換可能ではない。したがって、絶対位置変換手
段３は出力線３−１を介して絶対位置変換不可能信号Ｌ
を出力する。この絶対位置変換不可能信号Ｌを受けて、
絶対位置変換可能パターン位置認識手段４は、９ビット
の検出データ１０１１１０１１０のうち左端より１ビッ
ト右から５ビットの０１１１０を出力線４−１を介して
絶対位置変換手段３に出力する。この５ビット数列パタ
ーン信号０１１１０も絶対位置変換可能ではないため、
絶対位置変換手段３は出力線３−１を介して絶対位置変
換不可能信号Ｌを出力する。
【００１６】以下、絶対位置変換手段３において絶対位
置変換可能になるまでこの動作を繰り返す。このよう
に、絶対位置変換可能パターン位置認識手段４は、（ｎ
＋ｍ）ビット信号の中からｎビット信号を選択し、絶対
位置変換手段３で変換可能な特定ｎビットパターン信号
になるまで、ｎビット信号を選択する信号選択手段を構
成している。本実施例では、最終的に左端より４ビット
右から５ビットのデータ１０１１０が出力線４−１を介
して絶対位置変換手段３に出力される。この５ビット数
列パターン信号１０１１０は絶対位置変換可能であるた
め、絶対位置変換手段３は出力線３−１を介して絶対位
置変換可能信号Ｈを出力するとともに、変換可能な５ビ
ットパターンの絶対位置ａの値０１０１１（図３の４行
目参照）すなわち十進数で１１を演算手段５に出力線３
−２を介して出力する。
置変換可能になるまでこの動作を繰り返す。このよう
に、絶対位置変換可能パターン位置認識手段４は、（ｎ
＋ｍ）ビット信号の中からｎビット信号を選択し、絶対
位置変換手段３で変換可能な特定ｎビットパターン信号
になるまで、ｎビット信号を選択する信号選択手段を構
成している。本実施例では、最終的に左端より４ビット
右から５ビットのデータ１０１１０が出力線４−１を介
して絶対位置変換手段３に出力される。この５ビット数
列パターン信号１０１１０は絶対位置変換可能であるた
め、絶対位置変換手段３は出力線３−１を介して絶対位
置変換可能信号Ｈを出力するとともに、変換可能な５ビ
ットパターンの絶対位置ａの値０１０１１（図３の４行
目参照）すなわち十進数で１１を演算手段５に出力線３
−２を介して出力する。
【００１７】一方、絶対位置変換可能パターン位置認識
手段４からは、検出データ１０１１１０１１０のうち左
端より４ビット右からの５ビット数列パターンが絶対位
置に直接変換可能であったこと、すなわち絶対位置変換
可能パターンの検出位置に対する相対位置情報ｋを示す
値４が演算手段５に出力線４−２を介して出力される。
演算手段５は、直接変換可能なパターンの絶対位置情報
１１および絶対位置変換可能パターンの相対位置情報４
に基づき、検出位置の絶対位置１１−４＝７を求めて出
力線５−１を介して出力する。
手段４からは、検出データ１０１１１０１１０のうち左
端より４ビット右からの５ビット数列パターンが絶対位
置に直接変換可能であったこと、すなわち絶対位置変換
可能パターンの検出位置に対する相対位置情報ｋを示す
値４が演算手段５に出力線４−２を介して出力される。
演算手段５は、直接変換可能なパターンの絶対位置情報
１１および絶対位置変換可能パターンの相対位置情報４
に基づき、検出位置の絶対位置１１−４＝７を求めて出
力線５−１を介して出力する。
【００１８】このように本実施例では、絶対位置変換手
段３において、８種類の５ビットパターンについて直接
絶対位置変換している。この絶対位置への直接変換を組
み合わせ回路で行う場合には問題がないが、ＲＯＭで行
う場合にはアドレス空間として相変わらず５ビット必要
であり、ＲＯＭの容量を低減することができない。した
がって、本発明の第２の実施例として、８種類の５ビッ
トパターンを３ビットパターンに論理圧縮し、アドレス
空間を３ビットにしてＲＯＭの容量を１／４に低減した
アブソリュートエンコーダを提案する。
段３において、８種類の５ビットパターンについて直接
絶対位置変換している。この絶対位置への直接変換を組
み合わせ回路で行う場合には問題がないが、ＲＯＭで行
う場合にはアドレス空間として相変わらず５ビット必要
であり、ＲＯＭの容量を低減することができない。した
がって、本発明の第２の実施例として、８種類の５ビッ
トパターンを３ビットパターンに論理圧縮し、アドレス
空間を３ビットにしてＲＯＭの容量を１／４に低減した
アブソリュートエンコーダを提案する。
【００１９】第２の実施例にかかるアブソリュートエン
コーダにおける論理圧縮の方法として、図４に示すよう
に５ビットパターンの上位２ビットが００のパターンに
おいてのみ絶対位置変換が可能なように構成する方法が
ある。すなわち、図中左側に示す００から始まる８種類
の５ビットパターンが絶対位置変換可能であり、それぞ
れ図中右側に示す絶対位置に変換されるように構成する
方法である。この場合、絶対位置変換可能な５ビットパ
ターンの上位２ビットを削除するだけで直ちに３ビット
パターンに論理圧縮することができる。したがって、図
５に示すように、ＲＯＭにおいて左側の８種類の３ビッ
トパターンをそれぞれ図中右側に示す絶対位置に変換す
るので、５ビットパターンを絶対位置変換する場合と比
較してＲＯＭの容量が１／４に低減される。
コーダにおける論理圧縮の方法として、図４に示すよう
に５ビットパターンの上位２ビットが００のパターンに
おいてのみ絶対位置変換が可能なように構成する方法が
ある。すなわち、図中左側に示す００から始まる８種類
の５ビットパターンが絶対位置変換可能であり、それぞ
れ図中右側に示す絶対位置に変換されるように構成する
方法である。この場合、絶対位置変換可能な５ビットパ
ターンの上位２ビットを削除するだけで直ちに３ビット
パターンに論理圧縮することができる。したがって、図
５に示すように、ＲＯＭにおいて左側の８種類の３ビッ
トパターンをそれぞれ図中右側に示す絶対位置に変換す
るので、５ビットパターンを絶対位置変換する場合と比
較してＲＯＭの容量が１／４に低減される。
【００２０】また、図６に示すように入力Ｘ４乃至Ｘ０
の５ビットから出力Ｙ２乃至Ｙ０の３ビットを得ること
ができるような論理式で示される組み合わせ回路によっ
て、論理圧縮を行っても同様の効果が得られる。図４の
絶対位置変換では絶対位置が不等間隔であり、たとえば
４行目の０００１１（十進法で３）と５行目の０１１１
１（十進法で１５）との間のように、隣接する変換可能
な隣接するパターンの絶対位置の間隔が１２と最大にな
っている。したがってこの場合、検出手段２において必
要な検出素子の数は５＋１２−１＝１６となる。
の５ビットから出力Ｙ２乃至Ｙ０の３ビットを得ること
ができるような論理式で示される組み合わせ回路によっ
て、論理圧縮を行っても同様の効果が得られる。図４の
絶対位置変換では絶対位置が不等間隔であり、たとえば
４行目の０００１１（十進法で３）と５行目の０１１１
１（十進法で１５）との間のように、隣接する変換可能
な隣接するパターンの絶対位置の間隔が１２と最大にな
っている。したがってこの場合、検出手段２において必
要な検出素子の数は５＋１２−１＝１６となる。
【００２１】このように、絶対位置変換を不等間隔にし
てＲＯＭのアドレス空間を減少させる第２の実施例の場
合には、検出素子の数が増える傾向がある。このため、
検出素子の数を最小にするために、上述の００を含む変
換可能な５ビットパターンが実質的に等間隔（たとえば
第１実施例のように５ピッチで）に現れるように構成す
るのが望ましい。一般的に言えば、最小読み取り単位の
数Ｐ（本実施例では３２）を変換可能な特定ビット信号
の数（本実施例では８）で除した値より１だけ小さい数
（本実施例では３）を、２進数で表したときの桁数（本
実施例では２）を有する特定の数列（本実施例では０
０）が、アブソリュートパターン内においてほぼ（ｍ＋
１）ピッチ（本実施例では５ピッチ）で実質的に等間隔
に存在するのが好ましい。また、００以外の特定の２ビ
ット数列を含む変換可能な５ビットパターンが実質的に
等間隔に現れるように構成してもよい。
てＲＯＭのアドレス空間を減少させる第２の実施例の場
合には、検出素子の数が増える傾向がある。このため、
検出素子の数を最小にするために、上述の００を含む変
換可能な５ビットパターンが実質的に等間隔（たとえば
第１実施例のように５ピッチで）に現れるように構成す
るのが望ましい。一般的に言えば、最小読み取り単位の
数Ｐ（本実施例では３２）を変換可能な特定ビット信号
の数（本実施例では８）で除した値より１だけ小さい数
（本実施例では３）を、２進数で表したときの桁数（本
実施例では２）を有する特定の数列（本実施例では０
０）が、アブソリュートパターン内においてほぼ（ｍ＋
１）ピッチ（本実施例では５ピッチ）で実質的に等間隔
に存在するのが好ましい。また、００以外の特定の２ビ
ット数列を含む変換可能な５ビットパターンが実質的に
等間隔に現れるように構成してもよい。
【００２２】なお、上述の実施例では、Ｍ系列アブソリ
ュートパターンを例にとって本発明を説明したが、他の
一般的なアブソリュートパターンについても本発明を適
用することができることは明らかである。また、上述の
実施例では、５次のＭ系列アブソリュートパターンを例
にとって本発明を説明したが、さらに高次のアブソリュ
ートパターンについても本発明を適用することができる
ことは明らかである。さらに、上述の実施例では、変換
可能な５ビットパターンに０００００を含めているが、
絶対位置の間隔からも明らかなように、この変換可能な
パターンを省略しても本発明が成立することができるこ
とは明らかである。
ュートパターンを例にとって本発明を説明したが、他の
一般的なアブソリュートパターンについても本発明を適
用することができることは明らかである。また、上述の
実施例では、５次のＭ系列アブソリュートパターンを例
にとって本発明を説明したが、さらに高次のアブソリュ
ートパターンについても本発明を適用することができる
ことは明らかである。さらに、上述の実施例では、変換
可能な５ビットパターンに０００００を含めているが、
絶対位置の間隔からも明らかなように、この変換可能な
パターンを省略しても本発明が成立することができるこ
とは明らかである。
【００２３】
【効果】以上説明したように、本発明のアブソリュート
エンコーダでは、アブソリュートパターンから絶対位置
に変換するルックアップテーブルであるＲＯＭの容量を
１／４以下に大幅に減少させることができるとともに、
絶対位置変換所要時間も２μｓ程度と短くすることが可
能である。したがって、本発明により、小型でコスト的
に有利なアブソリュートエンコーダを実現することがで
きる。
エンコーダでは、アブソリュートパターンから絶対位置
に変換するルックアップテーブルであるＲＯＭの容量を
１／４以下に大幅に減少させることができるとともに、
絶対位置変換所要時間も２μｓ程度と短くすることが可
能である。したがって、本発明により、小型でコスト的
に有利なアブソリュートエンコーダを実現することがで
きる。
【図１】本発明の実施例にかかるアブソリュートエンコ
ーダの構成を概略的に示すブロック図である。
ーダの構成を概略的に示すブロック図である。
【図２】Ｍ系列アブソリュートパターンの一例を示す図
である。
である。
【図３】絶対位置変換手段において直接変換可能な５ビ
ットパターンおよび対応する絶対位置を示す図である。
ットパターンおよび対応する絶対位置を示す図である。
【図４】絶対位置変換手段において直接変換可能な５ビ
ットパターンおよび対応する絶対位置を示す別の図であ
って、第２の実施例の論理圧縮のために構成された絶対
位置変換手段の内容を示す図である。
ットパターンおよび対応する絶対位置を示す別の図であ
って、第２の実施例の論理圧縮のために構成された絶対
位置変換手段の内容を示す図である。
【図５】論理圧縮によりＲＯＭのアドレス空間を低減し
た第２の実施例を説明する図である。
た第２の実施例を説明する図である。
【図６】論理圧縮のための論理式を示す図である。
１ 符号表示手段 ２ 検出手段 ３ 絶対位置変換手段 ４ 絶対位置変換可能パターン位置認識手段 ５ 演算手段 ６ 出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 雄二 神奈川県横浜市栄区長尾台町471番地 株式会社ニコン 横浜製作所内 (56)参考文献 特開 平２−213718（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01D 5/249 H03M 1/24
Claims (2)
- 【請求項１】 Ｐ個（２n-1 ＜Ｐ≦２n 、ｎは正の整
数）の最小読み取り単位から形成され、１つの絶対値が
ｎビットパターンから表されるアブソリュートパターン
が形成された符号板と、 前記符号板に対して相対移動し、前記アブソリュートパ
ターンに対応して配置される（ｎ＋ｍ）個（ｍは１以上
の整数）の検出素子を有し、前記アブソリュートパター
ンを読み取って（ｎ＋ｍ）ビット信号を出力する検出手
段と、 前記（ｎ＋ｍ）ビット信号のうち、特定のｎビットパタ
ーンに対応する特定ｎビットパターン信号だけを前記絶
対値に変換可能にする絶対値変換手段と、 前記（ｎ＋ｍ）ビット信号の中からｎビット信号を選択
し、前記ｎビット信号が前記絶対値変換手段で変換可能
な前記特定ｎビットパターン信号になるまで、前記ｎビ
ット信号を選択する信号選択手段と、 変換可能な前記ｎビット信号と前記信号選択手段におけ
る選択回数とに基づいて前記検出手段に対する前記符号
板の位置情報を演算する演算手段と、を備えていること
を特徴とするアブソリュートエンコーダ。 - 【請求項２】 前記信号選択手段は、前記ｎビット信号
を前記アブソリュートパターンに形成されたパターン配
列順に選択することを特徴とする請求項１に記載のアブ
ソリュートエンコーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25238893A JP3303472B2 (ja) | 1993-09-14 | 1993-09-14 | アブソリュートエンコーダ |
| US08/299,445 US5565864A (en) | 1993-09-02 | 1994-09-01 | Absolute encoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25238893A JP3303472B2 (ja) | 1993-09-14 | 1993-09-14 | アブソリュートエンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0783703A JPH0783703A (ja) | 1995-03-31 |
| JP3303472B2 true JP3303472B2 (ja) | 2002-07-22 |
Family
ID=17236635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25238893A Expired - Lifetime JP3303472B2 (ja) | 1993-09-02 | 1993-09-14 | アブソリュートエンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303472B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5381754B2 (ja) * | 2010-01-29 | 2014-01-08 | 株式会社ニコン | エンコーダ |
| DE102011054933A1 (de) * | 2011-10-28 | 2013-05-02 | Dspace Digital Signal Processing And Control Engineering Gmbh | Verfahren zur Erfassung eines Drehwinkels |
-
1993
- 1993-09-14 JP JP25238893A patent/JP3303472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783703A (ja) | 1995-03-31 |
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