SU1644133A1 - Устройство дл вычитани - Google Patents
Устройство дл вычитани Download PDFInfo
- Publication number
- SU1644133A1 SU1644133A1 SU894681465A SU4681465A SU1644133A1 SU 1644133 A1 SU1644133 A1 SU 1644133A1 SU 894681465 A SU894681465 A SU 894681465A SU 4681465 A SU4681465 A SU 4681465A SU 1644133 A1 SU1644133 A1 SU 1644133A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- group
- elements
- output
- outputs
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в устройствах дл распознавани образов, поиска информации и автоматизации прин ти решений в нечетных услови х. Целью изобретени вл етс упрощение устройства. Дл этого в устройство, содержащее регистр сдвига, группу элементов ИЛИ, группу элементов И и элемент ИЛИ-НЕ, введен элемент ЗАПРЕТ с соответствующими св з ми. Устройство предназначено дл вычислени модул разности |А-В|, отрицани 1-А и степени нечетного равенства двух чисел 1-JA- -В I дл чисел, представленных в унитарном коде один из т. 1 ил. с «
Description
Изобретение относитс к вычислительной технике и может быть использовано в устройствах дл распознавани образцов, поиска информации и автоматизации прин ти решений в нечетных услови х.
Цель изобретени - упрощение устройства .
На чертеже приведена .функциональна схема устройства.
Устройство дл вычитани содержит регистр 1 сдвига, группу 2 элементов ИЛИ, группу 3 элементов И, элемент ЗАПРЕТ 4 и элемент ИЛИ-НЕ 5. Устройство имеет входы 6 и 7 операндов , тактовый вход 8, выходы 9 разр дов разности и выходы 10 разр дов степени нечетного равенства.
Устройство предназначено числени модул разности R, где R |А-В|, отрицани А 1-А и степени С
нечетного равенства (эквивалентности ) двух чисел А и В, по формуле С 1-R 1-|А-В|, где A,B,C,R - числа из интервала Ј0,П, представленные m-разр дным унитарным кодом (один из т).
Алгоритм работы устройства следующий .
В параллельный регистр сдвига записываетс код, полученный объединением унитарных кодов чисел А и В. Затем содержимое регистра сдвигаетс в сторону младших разр дов до по влени единицы в младшем разр де, т.е. на у позиций, где 0,у - меньшее из чисел А и В. При этом, если , то, заменив единицу на нуль в младшем разр де кода полученного в регистре после окончани сдвига, имеют унитарный код модул разности чисел А и В. Если же , то в регисто
Ј
Јь
со V
ре после сдвига уже будет.сформирова унитарный код числа нуль (так как R а | А-В{ -0), и этот код Корректировать не нужно. Унитарный код степени С нечетного равенства чисел А и В, где С 1 - |А-в|, образуетс из унитарного кода числа R |А-В| путем перестановки единицы, сто щей в 1-м разр де числа R в (пг-1+1)-й разр д и записи в i-й разр д числа нуль.
Вычисление отрицани А 1-А числа А сводитс к рассмотренной операции вычислени модул R разности чисел А и В, где В 1, т.е. к получению значени А R А-В| |А-11 (1- -А| 1-А, так как дл нечетных переменных всегда выполн етс А 1 .
Устройство работает следующим образом .
На входы 6 и 7 подаютс числа А и В из интервала Ј0,1, представленные унитарным m-разр дным кодом (один из m-разр дов - единичный, остальные нулевые), на выходах элементов ИЛИ 2 -2 образуетс двоичный код, представл ющий собой объединение кодов чисел А и В, который записываетс в регистр 1 сдвига. Далее на вход 8 поступают тактовые, импульсы , которые через открытый элемент ЗАПРЕТ 4 поступают на вход управлени сдвигом регистра 1. Как только после очередного сдвига в младшем разр де регистра 1 будет записана единица, элемент ЗАПРЕТ 4 запираетс , а на выходе одного из элементов И 3 (определ емом положением в данный момент единичного разр да в регистре 1) будет логическа единица, котора поступит на выход соответствующего разр да модул разности чисел 9. Если после сдвига содержимого регистра 1 кроме единицы в младшем разр де регистра 1 единица будет еще в некотором i-м разр де, где ,... га, что обусловлено неравенством то с целью получени унитарного кода модул разности чисел А и В единица с выхода младшего разр да на выход первого элемента И 3 не проходит. Эта коррекци кода осуществл етс при помощи элемента ИЛИ-НЕ 5, на (1+1)-й вход которого поступает единица с выхода 1-го разр да регистра . Сигнал уровн логического нул с выхода элемента ИЛИ-НЕ 5 запретит прохождение единичного сигнала на
5
0
5
0
5
0
5
0
5
выход элемента И 3, что и обусловит формирование на выходах 9 устройства унитарного кода величины R |A-B|.
Если же , то в регистре 1 после сдвига содержимого единица будет только лишь в младшем разр де, а на выходе элемента ИЛИ-НЕ 5 будет сформирован сигнал уровн единицы, что обеспечит прохождение унитарного кода , сформированного в регистре 1, на выходы элементов И 3 без изменени . Поскольку А,В G ЕО то на симметрично расположенных выходах разр дов 1 0,-10 образуетс унитарный код дополнени С величины R, т.е. код степени нечетного равенства С 1-R - 1-JA-BJ.
Claims (1)
- Дл вычислени отрицани на группы входов 6 и 7 устройства подаютс соответственно унитарный код числа А и унитарный код числа . При этом на выходах 9 будет сформирован унитарный код числа А, а на выходах 10 - код числа . Формула изобретениУстройство дл вычитани , содержащее регистр сдвига, группу из m элементов ИЛИ (где m - разр дность операндов), группу из m элементов И и элемент ИЛИ-НЕ, причем первые входы элементов И группы соединены с выходами соответствующих разр дов регистра сдвига, отличающеес тем, что, с целью упрощени устройства , оно содержит элемент ЗАПРЕТ, выход которого соединен с входом управлени сдвигом регистра сдвига, первые входы элементов ИЛИ группы подключены к входам первого операнда устройства, а вторые входы - к входам второго операнда устройства, выходы элементов ИЛИ группы соединены с входами соответствующих разр дов регистра сдвига, выходы разр дов которого с второго по m-й соединены с входами элемента ИЛИ-НЕ, выход которого соединен с вторым входом первого элемента И группы, первый вход которого подключен к вторым входам элементов И группы с второго по пг-й и к инверсному входу элемента ЗАПРЕТ, пр мой вход которого вл етс тактовым входом устройства, выход 1-го элемента И группы (,..., га) соединен с выходом 1-го разр да модул разности чисел устройства и выходом (m-i+1)-ro разр да, степени нечетного равенства чисел устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894681465A SU1644133A1 (ru) | 1989-04-19 | 1989-04-19 | Устройство дл вычитани |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU894681465A SU1644133A1 (ru) | 1989-04-19 | 1989-04-19 | Устройство дл вычитани |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1644133A1 true SU1644133A1 (ru) | 1991-04-23 |
Family
ID=21442916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU894681465A SU1644133A1 (ru) | 1989-04-19 | 1989-04-19 | Устройство дл вычитани |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1644133A1 (ru) |
-
1989
- 1989-04-19 SU SU894681465A patent/SU1644133A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 739532, кл. G 06 F 7/50, 1979. Авторское свидетельство СССР № 1376079, кл..С 06 F 7/50, 1987. Авторское свидетельство СССР № 1487028, кл. G 06 F 7/50, 1987. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1644133A1 (ru) | Устройство дл вычитани | |
JP3012357B2 (ja) | シフト量検出回路 | |
US4891782A (en) | Parallel neural network for a full binary adder | |
JPH0413851Y2 (ru) | ||
SU1411740A1 (ru) | Устройство дл вычислени экспоненциальной функции | |
SU1718215A1 (ru) | Устройство дл выполнени векторно-скал рных операций над действительными числами | |
SU1425656A1 (ru) | Арифметическое устройство | |
SU1608651A1 (ru) | Устройство дл вычислени функций @ и @ | |
SU752332A1 (ru) | Устройство дл вычислени функции | |
SU1654813A1 (ru) | Устройство дл вычитани | |
SU1662007A1 (ru) | Устройство дл контрол кода | |
SU652592A1 (ru) | Преобразователь перемещени в код | |
SU911521A1 (ru) | Устройство дл получени квадратичной зависимости | |
SU1465883A1 (ru) | Устройство дл делени чисел | |
SU1751751A1 (ru) | Устройство дл вычислени квадратного корн из суммы квадратов | |
SU429423A1 (ru) | Арифметическое устройство | |
RU2021633C1 (ru) | Устройство для умножения чисел | |
SU1363186A1 (ru) | Арифметическое устройство | |
SU756409A1 (ru) | Адаптивное вычислительное ’устройство 1 | |
SU1427361A1 (ru) | Устройство дл умножени | |
SU1128263A1 (ru) | Устройство дл вычислени булевых производных | |
SU1608644A1 (ru) | Устройство дл обработки последовательного кода "золотой" пропорции | |
SU1043636A1 (ru) | Устройство дл округлени числа | |
SU1376079A1 (ru) | Устройство дл сравнени чисел | |
SU1280612A1 (ru) | Устройство дл делени в избыточном коде |