JPH0770561B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 71
- 239000010409 thin film Substances 0.000 description 11
- 239000002184 metal Substances 0.000 description 10
- 239000010408 film Substances 0.000 description 9
- 230000005611 electricity Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000012447 hatching Effects 0.000 description 6
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- -1 for example Polymers 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は絶縁性フィルム上に半導体チップが搭載され
る半導体装置に関する。
る半導体装置に関する。
（従来の技術） LSI（大規模集積回路）の実装方法として、導電パター
ンが形成された絶縁性樹脂フィルム上にLSIチップをイ
ンナーリード・ボンディングする、いわゆるTAB（Tape
Automated Bonding）方式のものが一般に知られてい
る。
ンが形成された絶縁性樹脂フィルム上にLSIチップをイ
ンナーリード・ボンディングする、いわゆるTAB（Tape
Automated Bonding）方式のものが一般に知られてい
る。
第19図は上記従来のTAB方式のLSIの概略的上面図であ
る。図において、11は絶縁性樹脂からなるフィルム状の
テープ、12,…はそれぞれ金属薄膜をパターニングする
ことによって形成されたリードパターン領域、13,…は
それぞれLSIチップである。
る。図において、11は絶縁性樹脂からなるフィルム状の
テープ、12,…はそれぞれ金属薄膜をパターニングする
ことによって形成されたリードパターン領域、13,…は
それぞれLSIチップである。
上記各リードパターン領域12,…には、各LSIチップ13,
…に電源電位を供給したり信号を入出力するためのイン
ナーリード及びアウターリードからなる複数のリード1
4,…が設けられている。そして、各リードパターン領域
12,…において、複数のリード14,…の中央部に位置する
各一方の遊端であるインナーリードの先端部には、各LS
Iチップ13,…が例えばインナーリード・ボンディングに
より電気的に接続されている。
…に電源電位を供給したり信号を入出力するためのイン
ナーリード及びアウターリードからなる複数のリード1
4,…が設けられている。そして、各リードパターン領域
12,…において、複数のリード14,…の中央部に位置する
各一方の遊端であるインナーリードの先端部には、各LS
Iチップ13,…が例えばインナーリード・ボンディングに
より電気的に接続されている。
第20図は他の従来のTAB方式のLSIの概略的上面図であ
る。これは、上記各リードパターン領域12,…の複数の
リード14,…の周辺部に位置する各他方の遊端であるア
ウターリードの各先端を、短絡用導電パターン51で短絡
させている。
る。これは、上記各リードパターン領域12,…の複数の
リード14,…の周辺部に位置する各他方の遊端であるア
ウターリードの各先端を、短絡用導電パターン51で短絡
させている。
このような構成であれば、サージ等による大電圧がいず
れのリード14に加わったとしても、全てのリード14,…
が短絡用導電パターン51によって等電位にされているた
め、各リード間では電位差が発生せず、LSIチップの静
電破壊を防止することができる。
れのリード14に加わったとしても、全てのリード14,…
が短絡用導電パターン51によって等電位にされているた
め、各リード間では電位差が発生せず、LSIチップの静
電破壊を防止することができる。
（発明が解決しようとする課題） しかしながら、第19図のものでは、テープの材質が静電
気を帯びやすいため、動作テスト時等のテープ送り時
に、テープ送り機構等の金属部材がテープ面とリード面
とに同時に接触した際に、リードに高電圧が加わり、LS
Iチップが静電破壊されるという問題点がある。
気を帯びやすいため、動作テスト時等のテープ送り時
に、テープ送り機構等の金属部材がテープ面とリード面
とに同時に接触した際に、リードに高電圧が加わり、LS
Iチップが静電破壊されるという問題点がある。
他方、第20図のものでは各リードが短絡用導電パターン
によって短絡されているため、通電動作が行えないとい
う問題点がある。
によって短絡されているため、通電動作が行えないとい
う問題点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、半導体チップの静電破壊を防止する
ことができる半導体装置を提供することにある。
あり、その目的は、半導体チップの静電破壊を防止する
ことができる半導体装置を提供することにある。
［発明の構成］ （課題を解決するための手段とその作用） この発明の半導体装置は、絶縁性のフィルムと、上記フ
ィルムの一表面上に形成され、それぞれが複数のリード
で構成された複数のリードパターン領域と、上記複数の
各リードパターン領域を除く上記フィルムの一表面の実
質上残り全面に形成された基準電位供給用のパターンと
を具備したことを特徴とする。
ィルムの一表面上に形成され、それぞれが複数のリード
で構成された複数のリードパターン領域と、上記複数の
各リードパターン領域を除く上記フィルムの一表面の実
質上残り全面に形成された基準電位供給用のパターンと
を具備したことを特徴とする。
すなわち、この発明では、予め基準電位供給用の配線パ
ターンを、複数の各リードパターン領域を除くフィルム
の一表面の実質上残り全面に形成することにより、静電
気の発生が防止され、チップの静電破壊が防止できる。
ターンを、複数の各リードパターン領域を除くフィルム
の一表面の実質上残り全面に形成することにより、静電
気の発生が防止され、チップの静電破壊が防止できる。
（実施例） 以下図面を参照してこの発明を実施例により説明する。
第１図はこの発明の途中で考えられた半導体装置の構成
を示す上面図である。
を示す上面図である。
第１図において、11は絶縁性の樹脂、例えばポリエステ
ル系のカプトン樹脂等からなるフィルム状のテープ、1
2,…はそれぞれ金属薄膜、例えばCu薄膜をパターニング
することによって形成されたリードパターン領域、13,
…はそれぞれLSIチップである。
ル系のカプトン樹脂等からなるフィルム状のテープ、1
2,…はそれぞれ金属薄膜、例えばCu薄膜をパターニング
することによって形成されたリードパターン領域、13,
…はそれぞれLSIチップである。
上記各リードパターン領域12,…には、各LSIチップ13,
…に電源電位を供給したり信号を入出力するためのイン
ナーリード及びアウターリードからなる複数のリード1
4,…が設けられている。そして、各リードパターン領域
12,…の中央部に位置する、複数のリード14,…の各一方
の遊端であるインナーリードの先端部には、上記各LSI
チップ13,…が例えば圧着もしくはボンディング法によ
り電気的に接続され、インナーリード・ボンディングが
なされている。
…に電源電位を供給したり信号を入出力するためのイン
ナーリード及びアウターリードからなる複数のリード1
4,…が設けられている。そして、各リードパターン領域
12,…の中央部に位置する、複数のリード14,…の各一方
の遊端であるインナーリードの先端部には、上記各LSI
チップ13,…が例えば圧着もしくはボンディング法によ
り電気的に接続され、インナーリード・ボンディングが
なされている。
さらに、上記テープ11の各リードパターン領域12,…の
形成面における幅方向の一方の縁部には、線状の基準電
位供給用の配線パターン15がテープの延長方向に沿って
設けられている。そして、この配線パターン15には、上
記各リードパターン領域12,…における複数のリード14,
…のうち基準電位供給用の各リード14A,…が電気的に接
続されている。また、テープ11の幅方向の両端部には、
テープ送りのためのパーフォレーション16が一定の間隔
で開孔されている。
形成面における幅方向の一方の縁部には、線状の基準電
位供給用の配線パターン15がテープの延長方向に沿って
設けられている。そして、この配線パターン15には、上
記各リードパターン領域12,…における複数のリード14,
…のうち基準電位供給用の各リード14A,…が電気的に接
続されている。また、テープ11の幅方向の両端部には、
テープ送りのためのパーフォレーション16が一定の間隔
で開孔されている。
第２図は上記各リードパターン領域12,…それぞれにダ
イ・ボンディングされるLSIチップ13の外観形状を示す
斜視図である。このLSIチップ13は、Ｐ型もしくはＮ型
のシリコン半導体基板に周知の不純物拡散処理、配線形
成技処理等によって所望する回路を形成することによっ
て構成されている。そして、基板表面には、チップの外
部から電源電位を供給したり、外部と信号の授受を行う
ための複数の電極パッド17,…が形成されている。
イ・ボンディングされるLSIチップ13の外観形状を示す
斜視図である。このLSIチップ13は、Ｐ型もしくはＮ型
のシリコン半導体基板に周知の不純物拡散処理、配線形
成技処理等によって所望する回路を形成することによっ
て構成されている。そして、基板表面には、チップの外
部から電源電位を供給したり、外部と信号の授受を行う
ための複数の電極パッド17,…が形成されている。
第３図は上記第２図に示すLSIチップ13を、上記テープ1
1のリードパターン領域12にインナーリード・ボンディ
ングした状態を示す断面図である。図示のように、前記
テープ11の各リードパターン領域12には上記LSIチップ1
3が挿入される開孔部18が予め開孔されている。そし
て、LSIチップ13がこの開孔部18に挿入され、チップ13
の表面に形成されている上記複数の電極パッド17,…と
リードパターン領域12の複数の各リード14とを例えば熱
圧着等の方法で接続することにより、LSIチップ13がリ
ードパターン領域12にインナーリード・ボンディングさ
れている。なお、各リード14は接着剤19によってテープ
11に固定されている。このような構成において、テープ
状態で各LSIチップ13,…を通電動作させる場合には、図
示しないテープ送り機構を用いて、各LSIチップ13,…が
通電位置まで順次搬送される。このとき、テープ11上の
基準電位供給用の配線パターン15には、LSIチップを動
作させるために必要な基準電位、例えば0Vの接地電位や
正極性もしくは負極性の電源電位が供給されている。
1のリードパターン領域12にインナーリード・ボンディ
ングした状態を示す断面図である。図示のように、前記
テープ11の各リードパターン領域12には上記LSIチップ1
3が挿入される開孔部18が予め開孔されている。そし
て、LSIチップ13がこの開孔部18に挿入され、チップ13
の表面に形成されている上記複数の電極パッド17,…と
リードパターン領域12の複数の各リード14とを例えば熱
圧着等の方法で接続することにより、LSIチップ13がリ
ードパターン領域12にインナーリード・ボンディングさ
れている。なお、各リード14は接着剤19によってテープ
11に固定されている。このような構成において、テープ
状態で各LSIチップ13,…を通電動作させる場合には、図
示しないテープ送り機構を用いて、各LSIチップ13,…が
通電位置まで順次搬送される。このとき、テープ11上の
基準電位供給用の配線パターン15には、LSIチップを動
作させるために必要な基準電位、例えば0Vの接地電位や
正極性もしくは負極性の電源電位が供給されている。
ところで、テープ11の材質は静電気を帯びやすいため、
上記搬送時に静電気が帯電する。そして、テープ送り機
構等の金属部材がテープ面とリード面とに同時に接触す
ると、リードに上記静電気による高電圧が加わることに
なる。しかし、各LSIチップ13,…には、基準電位供給用
の配線パターン15及び基準電位供給用の各リード14Aを
介して基準電位が供給されているので、そのリードに加
わった高電圧は各LSIチップ13,…の内部回路を通じて基
準電位に逃がされる。従って、静電気による高電圧が加
わったリードの電位は所定の低い電位まで押さえられ、
従来のようにLSIチップが静電破壊することが防止され
る。
上記搬送時に静電気が帯電する。そして、テープ送り機
構等の金属部材がテープ面とリード面とに同時に接触す
ると、リードに上記静電気による高電圧が加わることに
なる。しかし、各LSIチップ13,…には、基準電位供給用
の配線パターン15及び基準電位供給用の各リード14Aを
介して基準電位が供給されているので、そのリードに加
わった高電圧は各LSIチップ13,…の内部回路を通じて基
準電位に逃がされる。従って、静電気による高電圧が加
わったリードの電位は所定の低い電位まで押さえられ、
従来のようにLSIチップが静電破壊することが防止され
る。
第４図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、前記テープ11の幅方向の両縁部に
それぞれ、基準電位供給用の配線パターン15,15をテー
プの延長方向に沿って設けると共に、各リードパターン
領域12,…を囲むようにテープ11の幅方向に、上記両配
線パターン15,15を短絡する線状の配線パターン20を形
成するようにしたものである。
それぞれ、基準電位供給用の配線パターン15,15をテー
プの延長方向に沿って設けると共に、各リードパターン
領域12,…を囲むようにテープ11の幅方向に、上記両配
線パターン15,15を短絡する線状の配線パターン20を形
成するようにしたものである。
この場合、各リードパターン領域12,…における複数の
リード14,…のうち基準電位供給用の各リード14A,…は
テープ11のほぼ中央部に位置しており、これら各リード
14A,…は上記各配線パターン20と電気的に接続されてい
る。
リード14,…のうち基準電位供給用の各リード14A,…は
テープ11のほぼ中央部に位置しており、これら各リード
14A,…は上記各配線パターン20と電気的に接続されてい
る。
第５図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、前記第１図に示す半導体装置にお
ける線状の基準電位供給用の配線パターン15の代わり
に、図中斜線を施して示すような十分に幅の広い帯状の
基準電位供給用の配線パターン21を設けるようにしたも
のである。
ける線状の基準電位供給用の配線パターン15の代わり
に、図中斜線を施して示すような十分に幅の広い帯状の
基準電位供給用の配線パターン21を設けるようにしたも
のである。
第６図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、前記第４図に示す半導体装置にお
ける線状の基準電位供給用の配線パターン15,15の代わ
りに、図中斜線を施して示すような十分に幅の広い帯状
の基準電位供給用の配線パターン22,22を設けるように
したものである。なお、この場合、各リードパターン領
域12,…の基準電位供給用の各リード41A,…は、第１図
及び第５図の半導体装置の場合と同様にテープ11の端部
に位置している。
ける線状の基準電位供給用の配線パターン15,15の代わ
りに、図中斜線を施して示すような十分に幅の広い帯状
の基準電位供給用の配線パターン22,22を設けるように
したものである。なお、この場合、各リードパターン領
域12,…の基準電位供給用の各リード41A,…は、第１図
及び第５図の半導体装置の場合と同様にテープ11の端部
に位置している。
次にこの発明の実施例を説明する。第７図はこの発明の
半導体装置の一実施例による構成を示す上面図である。
半導体装置の一実施例による構成を示す上面図である。
この実施例では、前記第６図に示す半導体装置における
線状の配線パターン20の代わりに、図中斜線を施して示
すような十分に幅の広い帯状の配線パターン23を設ける
ことにより、テープ11の一表面の各リードパターン領域
12,…を除く実質上残り全面に基準電位供給用のパター
ンを設けるようにしたものである。
線状の配線パターン20の代わりに、図中斜線を施して示
すような十分に幅の広い帯状の配線パターン23を設ける
ことにより、テープ11の一表面の各リードパターン領域
12,…を除く実質上残り全面に基準電位供給用のパター
ンを設けるようにしたものである。
このように、上記実施例では、フィルム状のテープ11表
面のリードパターン領域12,…を除いた残りのほぼ全面
に配線パターン（22及び23）を設けるようにしたので、
動作テスト時等のテープ送り時にテープ11に静電気が起
こり難くすることができる効果が得られる。この結果、
従来のようにテープ送り機構等の金属部材がテープ面と
リード面とに同時に接触した場合でも、リードに高電圧
が加わることがなくなり、LSIチップの静電気からの破
壊が防止できる。
面のリードパターン領域12,…を除いた残りのほぼ全面
に配線パターン（22及び23）を設けるようにしたので、
動作テスト時等のテープ送り時にテープ11に静電気が起
こり難くすることができる効果が得られる。この結果、
従来のようにテープ送り機構等の金属部材がテープ面と
リード面とに同時に接触した場合でも、リードに高電圧
が加わることがなくなり、LSIチップの静電気からの破
壊が防止できる。
第８図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、テープ11の各リードパターン領域
12,…の形成面とは反対側の面、すなわちテープ11の裏
面において、テープ11の幅方向の一方縁部に線状の基準
電位供給用の配線パターン24をテープの延長方向に沿っ
て設けると共に、線状の複数の配線パターン25,…を設
けるようにしたものである。そして、上記各配線パター
ン25の一方端部は上記基準電位供給用の配線パターン24
に接続され、各他方端部は前記各開孔部18の付近まで延
在している。そして、各開孔部18付近で、各配線パター
ン25はボンディング・ワイヤ26により各LSIチップ13の
裏面と電気的に接続されている。
12,…の形成面とは反対側の面、すなわちテープ11の裏
面において、テープ11の幅方向の一方縁部に線状の基準
電位供給用の配線パターン24をテープの延長方向に沿っ
て設けると共に、線状の複数の配線パターン25,…を設
けるようにしたものである。そして、上記各配線パター
ン25の一方端部は上記基準電位供給用の配線パターン24
に接続され、各他方端部は前記各開孔部18の付近まで延
在している。そして、各開孔部18付近で、各配線パター
ン25はボンディング・ワイヤ26により各LSIチップ13の
裏面と電気的に接続されている。
第９図は上記第８図の半導体装置におけるリードパター
ン領域12付近の構造を一部断面して示す図である。この
半導体装置の場合、LSIチップ13の裏面にはボンディン
グ・ワイヤ26を接続する必要があるため、その面には金
属層27が予め形成されている。
ン領域12付近の構造を一部断面して示す図である。この
半導体装置の場合、LSIチップ13の裏面にはボンディン
グ・ワイヤ26を接続する必要があるため、その面には金
属層27が予め形成されている。
通常、LSIチップの基板は接地電位もしくは電源電位に
設定されるため、このような構成であっても、基準電位
供給用の配線パターン24に、LSIチップを動作させるた
めに必要な基準電位を供給すれば、前記と同様の理由に
より、LSIチップが静電破壊することが防止される。
設定されるため、このような構成であっても、基準電位
供給用の配線パターン24に、LSIチップを動作させるた
めに必要な基準電位を供給すれば、前記と同様の理由に
より、LSIチップが静電破壊することが防止される。
第10図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、テープ裏面において、テープの幅
方向の両縁部にそれぞれ、基準電位供給用の配線パター
ン24,24をテープの延長方向に沿って設けると共に、前
記線状の配線パターン25を１つの各開孔部18に対してそ
れぞれ複数設け、かつ各配線パターン25と各LSIチップ1
3の裏面とを各ボンディング・ワイヤ26により電気的に
接続するようにしたものである。
方向の両縁部にそれぞれ、基準電位供給用の配線パター
ン24,24をテープの延長方向に沿って設けると共に、前
記線状の配線パターン25を１つの各開孔部18に対してそ
れぞれ複数設け、かつ各配線パターン25と各LSIチップ1
3の裏面とを各ボンディング・ワイヤ26により電気的に
接続するようにしたものである。
第11図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、前記第８図に示す半導体装置にお
ける線状の基準電位供給用の配線パターン24の代わり
に、図中斜線を施して示すような十分に幅の広い帯状の
基準電位供給用の配線パターン28を設けるようにしたも
のである。
ける線状の基準電位供給用の配線パターン24の代わり
に、図中斜線を施して示すような十分に幅の広い帯状の
基準電位供給用の配線パターン28を設けるようにしたも
のである。
第12図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、テープ裏面において、テープの幅
方向の両縁部にそれぞれ、上記第11図の半導体装置にお
ける帯状の基準電位供給用の配線パターン28,28を設け
るようにしたものである。
方向の両縁部にそれぞれ、上記第11図の半導体装置にお
ける帯状の基準電位供給用の配線パターン28,28を設け
るようにしたものである。
第13図はこの発明の途中で考えられた別な半導体装置の
構成を示す上面図である。
構成を示す上面図である。
この半導体装置では、テープ裏面において、各開孔部18
を除いた全面に基準電位供給用のパターン29を設けるよ
うにしたものである。
を除いた全面に基準電位供給用のパターン29を設けるよ
うにしたものである。
第14図はこの発明の途中で考えられた別な半導体装置の
構成を示すものであり、第14図（ａ）は上面図、第14図
（ｂ）は裏面図、第14図（ｃ）は側面図である。
構成を示すものであり、第14図（ａ）は上面図、第14図
（ｂ）は裏面図、第14図（ｃ）は側面図である。
この半導体装置では、第14図（ａ）中に斜線を施して示
すように、前記第５図の半導体装置と同様の帯状の基準
電位供給用の配線パターン21をテープ11の表面側に設け
るようにしたものである。さらに、第14図（ｂ）に示す
ように、テープ11の裏面側に線状の複数の配線パターン
25,…を設けるようにしたものである。そして、これら
各配線パターン25の各一方端部は、テープ11の各開孔部
18に挿入された各LSIチップ13の裏面と、ボンディング
・ワイヤ26により電気的に接続されている。また、各配
線パターン25の各他方端部は、テープ11の側面に選択的
に設けられた複数の各配線パターン30にそれぞれ接続さ
れている。
すように、前記第５図の半導体装置と同様の帯状の基準
電位供給用の配線パターン21をテープ11の表面側に設け
るようにしたものである。さらに、第14図（ｂ）に示す
ように、テープ11の裏面側に線状の複数の配線パターン
25,…を設けるようにしたものである。そして、これら
各配線パターン25の各一方端部は、テープ11の各開孔部
18に挿入された各LSIチップ13の裏面と、ボンディング
・ワイヤ26により電気的に接続されている。また、各配
線パターン25の各他方端部は、テープ11の側面に選択的
に設けられた複数の各配線パターン30にそれぞれ接続さ
れている。
従って、この半導体装置の場合、各LSIチップ13の裏面
は、ボンディング・ワイヤ26、配線パターン25及び配線
パターン30を介して、テープ11の表面側に設けられた基
準電位供給用の配線パターン21に接続されている。
は、ボンディング・ワイヤ26、配線パターン25及び配線
パターン30を介して、テープ11の表面側に設けられた基
準電位供給用の配線パターン21に接続されている。
第15図はこの発明の途中で考えられた別な半導体装置の
構成を示すものであり、第15図（ａ）は上面図、第15図
（ｂ）は裏面図、第15図（ｃ）は側面図である。
構成を示すものであり、第15図（ａ）は上面図、第15図
（ｂ）は裏面図、第15図（ｃ）は側面図である。
この半導体装置は、第15図（ａ）中に斜線を施して示す
ように、前記第６図の半導体装置と同様の帯状の基準電
位供給用の配線パターン22をテープ11の表面側に設ける
ようにしたものである。さらに、第14図の場合と同様
に、テープ11の裏面側には線状の複数の配線パターン2
5,…が設けられ、これら各配線パターン25の各一方端部
はテープ11の各開孔部18に挿入された各LSIチップ13の
裏面とボンディング・ワイヤ26により電気的に接続さ
れ、各配線パターン25の各他方端部はテープ11の側面に
選択的に設けられた複数の各配線パターン30にそれぞれ
接続されている。従って、この半導体装置の場合にも、
各LSIチップ13の裏面は、ボンディング・ワイヤ26、配
線パターン25及び配線パターン30を介して、テープ11の
表面側に設けられた基準電位供給用の配線パターン22に
接続されている。
ように、前記第６図の半導体装置と同様の帯状の基準電
位供給用の配線パターン22をテープ11の表面側に設ける
ようにしたものである。さらに、第14図の場合と同様
に、テープ11の裏面側には線状の複数の配線パターン2
5,…が設けられ、これら各配線パターン25の各一方端部
はテープ11の各開孔部18に挿入された各LSIチップ13の
裏面とボンディング・ワイヤ26により電気的に接続さ
れ、各配線パターン25の各他方端部はテープ11の側面に
選択的に設けられた複数の各配線パターン30にそれぞれ
接続されている。従って、この半導体装置の場合にも、
各LSIチップ13の裏面は、ボンディング・ワイヤ26、配
線パターン25及び配線パターン30を介して、テープ11の
表面側に設けられた基準電位供給用の配線パターン22に
接続されている。
第16図はこの発明の途中で考えられた別な半導体装置の
構成を示すものであり、第16図（ａ）は上面図、第16図
（ｂ）は裏面図、第16図（ｃ）は側面図である。
構成を示すものであり、第16図（ａ）は上面図、第16図
（ｂ）は裏面図、第16図（ｃ）は側面図である。
この半導体装置は、第16図（ａ）に示すように、前記第
４図の半導体装置と同様にテープ11表面において、テー
プ11の幅方向の両縁部に基準電位供給用の配線パターン
15,15をテープの延長方向に沿って設けると共に、上記
両配線パターン15,15を短絡する線状の配線パターン20
を形成するようにしたものである。さらに第16図（ｂ）
に示すように、テープ11の裏面側に線状の複数の配線パ
ターン25,…を設けるようにしたものである。そして、
これら各配線パターン25の各一方端部は、テープ11の各
開孔部18に挿入された各LSIチップ13の裏面と、ボンデ
ィング・ワイヤ26により電気的に接続されている。ま
た、この半導体装置では、上記配線パターン15の途中に
表裏両面を貫通するスルーホール31が開孔されており、
スルーホール31の内部は金属メッキが施されている。従
って、この半導体装置の場合には、各LSIチップ13の裏
面は、ボンディング・ワイヤ26、配線パターン25、スル
ーホール31及び配線パターン20を介して、テーブル11の
表面側に設けられた基準電位供給用の配線パターン15,1
5に接続されている。
４図の半導体装置と同様にテープ11表面において、テー
プ11の幅方向の両縁部に基準電位供給用の配線パターン
15,15をテープの延長方向に沿って設けると共に、上記
両配線パターン15,15を短絡する線状の配線パターン20
を形成するようにしたものである。さらに第16図（ｂ）
に示すように、テープ11の裏面側に線状の複数の配線パ
ターン25,…を設けるようにしたものである。そして、
これら各配線パターン25の各一方端部は、テープ11の各
開孔部18に挿入された各LSIチップ13の裏面と、ボンデ
ィング・ワイヤ26により電気的に接続されている。ま
た、この半導体装置では、上記配線パターン15の途中に
表裏両面を貫通するスルーホール31が開孔されており、
スルーホール31の内部は金属メッキが施されている。従
って、この半導体装置の場合には、各LSIチップ13の裏
面は、ボンディング・ワイヤ26、配線パターン25、スル
ーホール31及び配線パターン20を介して、テーブル11の
表面側に設けられた基準電位供給用の配線パターン15,1
5に接続されている。
次に上記のような構造の半導体装置の製造方法について
以下に説明する。
以下に説明する。
まず、第17図の断面図に示すように、例えば第１図ない
し第３図に示すようなパーフォレーション16及びLSIチ
ップ挿入用の開孔部18（第17図では図示せず）が形成さ
れたテープ11の表面に、接着剤19を介して金属薄膜、例
えばCu薄膜41を貼着する。前記第８図の半導体装置のよ
うに、テープ11の裏面にも導電性パターンを形成する場
合には、テープ11の両面にCu薄膜41を貼着する。
し第３図に示すようなパーフォレーション16及びLSIチ
ップ挿入用の開孔部18（第17図では図示せず）が形成さ
れたテープ11の表面に、接着剤19を介して金属薄膜、例
えばCu薄膜41を貼着する。前記第８図の半導体装置のよ
うに、テープ11の裏面にも導電性パターンを形成する場
合には、テープ11の両面にCu薄膜41を貼着する。
次に写真蝕刻技術により、上記Cu薄膜41をパターニング
して、例えば前記第１図に示すように、それぞれ複数の
リード14,…からなる複数のリードパターン領域12,…と
前記基準電位供給用の配線パターン15とを同時に形成す
る。
して、例えば前記第１図に示すように、それぞれ複数の
リード14,…からなる複数のリードパターン領域12,…と
前記基準電位供給用の配線パターン15とを同時に形成す
る。
次にテープ11に形成された前記各開孔部18から各LSIチ
ップ13を挿入し、チップ13の表面に予め形成されている
前記複数のパッド電極17,…と、リードパターン領域12
の複数の各リード14とを例えば熱圧着等の方法で接続す
ることにより、前記第３図の断面図に示すようにインナ
ーリード・ボンディングを行う。
ップ13を挿入し、チップ13の表面に予め形成されている
前記複数のパッド電極17,…と、リードパターン領域12
の複数の各リード14とを例えば熱圧着等の方法で接続す
ることにより、前記第３図の断面図に示すようにインナ
ーリード・ボンディングを行う。
この後、必要に応じて各LSIチップ13の表裏両面もしく
は表面上のみにポッティング樹脂によるカバーが施さ
れ、テープ11を巻き取った状態で出荷される。
は表面上のみにポッティング樹脂によるカバーが施さ
れ、テープ11を巻き取った状態で出荷される。
そして、上記半導体装置を実装する場合には、テープ送
り機構により、巻き取られた状態からテープ11を順次送
り出し、アウターリード・ボンディング位置でカッター
等によって前記各リードパターン領域12を切り出し、ア
ウターリード・ボンディングを行う。
り機構により、巻き取られた状態からテープ11を順次送
り出し、アウターリード・ボンディング位置でカッター
等によって前記各リードパターン領域12を切り出し、ア
ウターリード・ボンディングを行う。
第18図はカッター等によってテープ11と共に切り出さ
れ、個々の半導体装置毎に分離された状態を示す上面図
である。個々の半導体装置毎に分離された後は、前記各
リードパターン領域12における基準電位供給用のリード
14Aは他のリードと形状的にほぼ同じとなり、前記基準
電位供給用の配線パターン15と接続されていたことによ
る不都合は一切発生しない。
れ、個々の半導体装置毎に分離された状態を示す上面図
である。個々の半導体装置毎に分離された後は、前記各
リードパターン領域12における基準電位供給用のリード
14Aは他のリードと形状的にほぼ同じとなり、前記基準
電位供給用の配線パターン15と接続されていたことによ
る不都合は一切発生しない。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。例えば、上記実施例では金属
薄膜としてCu薄膜を用いる場合について説明したが、こ
れは他の金属薄膜を用いてもよい。
種々の変形が可能である。例えば、上記実施例では金属
薄膜としてCu薄膜を用いる場合について説明したが、こ
れは他の金属薄膜を用いてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、半導体チップの
静電破壊を防止することができる半導体装置を提供する
ことができる。
静電破壊を防止することができる半導体装置を提供する
ことができる。
第１図はこの発明の途中で考えられた半導体装置の構成
を示す上面図、第２図は上記第１図の半導体装置で使用
されるLSIチップの外観形状を示す斜視図、第３図は上
記第２図に示すLSIチップをダイ・ボンディングした状
態を示す断面図、第４図はこの発明の途中で考えられた
別な半導体装置の構成を示す上面図、第５図はこの発明
の途中で考えられた別な半導体装置の構成を示す上面
図、第６図はこの発明の途中で考えられた別な半導体装
置の構成を示す上面図、第７図はこの発明の半導体装置
の一実施例による構成を示す上面図、第８図はこの発明
の途中で考えられた別な半導体装置の構成を示す上面
図、第９図は上記第８図の半導体装置におけるリードパ
ターン領域付近の構造を示す部分断面図、第10図はこの
発明の途中で考えられた別な半導体装置の構成を示す上
面図、第11図はこの発明の途中で考えられた別な半導体
装置の構成を示す上面図、第12図はこの発明の途中で考
えられた別な半導体装置の構成を示す上面図、第13図は
この発明の途中で考えられた別な半導体装置の構成を示
す上面図、第14図（ａ）〜（ｃ）はこの発明の途中で考
えられた別な半導体装置の構成を示すものであり、第14
図（ａ）は上面図、第14図（ｂ）は裏面図、第14図
（ｃ）は側面図、第15図（ａ）〜（ｃ）はこの発明の途
中で考えられた別な半導体装置の構成を示すものであ
り、第15図（ａ）は上面図、第15図（ｂ）は裏面図、第
15図（ｃ）は側面図、第16図（ａ）〜（ｃ）はこの発明
の途中で考えられた別な半導体装置の構成を示すもので
あり、第16図（ａ）は上面図、第16図（ｂ）は裏面図、
第16図（ｃ）は側面図、第17図はこの発明の半導体装置
の製造方法を説明するための断面図、第18図は同方法を
説明するための上面図、第19図及び第20図はそれぞれ従
来の半導体装置の上面図である。 11……フィルム状のテープ、12……リードパターン領
域、13……LSIチップ、14……リード、14A……基準電位
供給用のリード、15……基準電位供給用の配線パター
ン、16……パーフォレーション、17……パッド電極、18
……テープの開孔部、19……接着剤、20,24,25……線状
の配線パターン、21,22,23,28……帯状の基準電位供給
用の配線パターン、26……ボンディング・ワイヤ、27…
…金属層、29……基準電位供給用のパターン、30……配
線パターン、31……スルーホール、41……Cu薄膜。
を示す上面図、第２図は上記第１図の半導体装置で使用
されるLSIチップの外観形状を示す斜視図、第３図は上
記第２図に示すLSIチップをダイ・ボンディングした状
態を示す断面図、第４図はこの発明の途中で考えられた
別な半導体装置の構成を示す上面図、第５図はこの発明
の途中で考えられた別な半導体装置の構成を示す上面
図、第６図はこの発明の途中で考えられた別な半導体装
置の構成を示す上面図、第７図はこの発明の半導体装置
の一実施例による構成を示す上面図、第８図はこの発明
の途中で考えられた別な半導体装置の構成を示す上面
図、第９図は上記第８図の半導体装置におけるリードパ
ターン領域付近の構造を示す部分断面図、第10図はこの
発明の途中で考えられた別な半導体装置の構成を示す上
面図、第11図はこの発明の途中で考えられた別な半導体
装置の構成を示す上面図、第12図はこの発明の途中で考
えられた別な半導体装置の構成を示す上面図、第13図は
この発明の途中で考えられた別な半導体装置の構成を示
す上面図、第14図（ａ）〜（ｃ）はこの発明の途中で考
えられた別な半導体装置の構成を示すものであり、第14
図（ａ）は上面図、第14図（ｂ）は裏面図、第14図
（ｃ）は側面図、第15図（ａ）〜（ｃ）はこの発明の途
中で考えられた別な半導体装置の構成を示すものであ
り、第15図（ａ）は上面図、第15図（ｂ）は裏面図、第
15図（ｃ）は側面図、第16図（ａ）〜（ｃ）はこの発明
の途中で考えられた別な半導体装置の構成を示すもので
あり、第16図（ａ）は上面図、第16図（ｂ）は裏面図、
第16図（ｃ）は側面図、第17図はこの発明の半導体装置
の製造方法を説明するための断面図、第18図は同方法を
説明するための上面図、第19図及び第20図はそれぞれ従
来の半導体装置の上面図である。 11……フィルム状のテープ、12……リードパターン領
域、13……LSIチップ、14……リード、14A……基準電位
供給用のリード、15……基準電位供給用の配線パター
ン、16……パーフォレーション、17……パッド電極、18
……テープの開孔部、19……接着剤、20,24,25……線状
の配線パターン、21,22,23,28……帯状の基準電位供給
用の配線パターン、26……ボンディング・ワイヤ、27…
…金属層、29……基準電位供給用のパターン、30……配
線パターン、31……スルーホール、41……Cu薄膜。
Claims (1)
- 【請求項１】絶縁性のフィルムと、 上記フィルムの一表面上に形成され、それぞれが複数の
リードで構成された複数のリードパターン領域と、 上記複数の各リードパターン領域を除く上記フィルムの
一表面の実質上残り全面に形成された基準電位供給用の
パターンと を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/795,257 US5237201A (en) | 1989-07-21 | 1991-11-19 | TAB type semiconductor device and method of manufacturing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18739489 | 1989-07-21 | ||
| JP1-187394 | 1989-07-21 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325025A Division JP2530115B2 (ja) | 1989-07-21 | 1994-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129746A JPH03129746A (ja) | 1991-06-03 |
| JPH0770561B2 true JPH0770561B2 (ja) | 1995-07-31 |
Family
ID=16205260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178081A Expired - Fee Related JPH0770561B2 (ja) | 1989-07-21 | 1990-07-05 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0770561B2 (ja) |
| KR (1) | KR930009141B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172088A (ja) * | 2005-12-20 | 2007-07-05 | Osaka Sealing Printing Co Ltd | ストラップ連続体、インレット連続体及びｉｃラベル連続体の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0636579Y2 (ja) * | 1984-07-05 | 1994-09-21 | シャープ株式会社 | テ−プキヤリア半導体装置 |
| JPH0526746Y2 (ja) * | 1987-07-14 | 1993-07-07 | ||
| JP2542636B2 (ja) * | 1987-09-26 | 1996-10-09 | 株式会社東芝 | フィルムキャリア |
-
1990
- 1990-07-05 JP JP2178081A patent/JPH0770561B2/ja not_active Expired - Fee Related
- 1990-07-21 KR KR1019900011111A patent/KR930009141B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003819A (ko) | 1991-02-28 |
| JPH03129746A (ja) | 1991-06-03 |
| KR930009141B1 (ko) | 1993-09-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |