JPH0769819B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0769819B2 JPH0769819B2 JP62245062A JP24506287A JPH0769819B2 JP H0769819 B2 JPH0769819 B2 JP H0769819B2 JP 62245062 A JP62245062 A JP 62245062A JP 24506287 A JP24506287 A JP 24506287A JP H0769819 B2 JPH0769819 B2 JP H0769819B2
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- instruction
- data
- address
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、主記憶部と、命令を解読し、制御信号および
主記憶部をアクセスするアドレスを生成する命令制御部
と、命令の実行時実行に使用される命令またはデータを
保持する緩衝記憶部を含む情報処理装置に関する。
主記憶部をアクセスするアドレスを生成する命令制御部
と、命令の実行時実行に使用される命令またはデータを
保持する緩衝記憶部を含む情報処理装置に関する。
第３図はこの種の情報処理装置の従来例の要部のブロッ
ク図である。
ク図である。
主記憶部21には命令、被演算データ、演算結果データ等
が格納される。命令実行部24は演算実行に必要なデータ
や、演算の途中結果を一時的に格納する複数の汎用レジ
スタ28と、加減乗除、論理演算、シフト等の演算を実行
する演算器群291〜29nとから構成されている。緩衝記憶
部22は命令実行部27と主記憶部21との間に位置し、命令
実行部23で必要な命令あるいはデータを保持し、主記憶
部21へのアクセス効率を上げている。命令制御部24は主
記憶部21へのアクセスのためのアドレス生成部26、スト
ア動作制御情報スタック25、アドレス比較器27を有し、
命令を緩衝記憶部22を介して主記憶部21から読出して解
読し、主記憶部21や命令実行部23へ必要なアドレス情報
や制御情報を供給する。次に、この情報処理装置におい
て下記の命令を実行する場合の動作を説明する。
が格納される。命令実行部24は演算実行に必要なデータ
や、演算の途中結果を一時的に格納する複数の汎用レジ
スタ28と、加減乗除、論理演算、シフト等の演算を実行
する演算器群291〜29nとから構成されている。緩衝記憶
部22は命令実行部27と主記憶部21との間に位置し、命令
実行部23で必要な命令あるいはデータを保持し、主記憶
部21へのアクセス効率を上げている。命令制御部24は主
記憶部21へのアクセスのためのアドレス生成部26、スト
ア動作制御情報スタック25、アドレス比較器27を有し、
命令を緩衝記憶部22を介して主記憶部21から読出して解
読し、主記憶部21や命令実行部23へ必要なアドレス情報
や制御情報を供給する。次に、この情報処理装置におい
て下記の命令を実行する場合の動作を説明する。
ADD S0←S1＋S2 …（１） STORE Ｍ（Ａ）←S0 …（２） LOAD S3←Ｍ（Ｂ） …（３） 加算命令（１）の加算結果をストア命令（２）によって
主記憶部21のアドレスＡに格納する場合、命令制御部24
は加算命令（１）の演算結果が確定しているか否かを判
断し、確定していない場合は、ストア命令（２）の実行
に必要なアドレス情報および制御情報をストア動作制御
情報スタック25に前記演算結果が確定するまで保持し、
該演算結果が確定した時点でストア動作制御情報スタッ
ク25から該ストア動作に対応する制御情報を取出し、該
ストア動作を実行する。次に、ロード命令（３）を実行
する場合、ロード命令（３）に実行起動をかけるに先立
ち命令制御部24は未処理ストアデータをロードしてくる
ことを防止するためストア動作制御情報スタック25に登
録されている未処理ストア命令のアドレスとロード命令
（３）のロードアドレスを比較し、一致するものがない
ことを確認した後、該ロードに必要な情報を緩衝記憶部
22へ送ってロード命令（３）の実行を起動する。
主記憶部21のアドレスＡに格納する場合、命令制御部24
は加算命令（１）の演算結果が確定しているか否かを判
断し、確定していない場合は、ストア命令（２）の実行
に必要なアドレス情報および制御情報をストア動作制御
情報スタック25に前記演算結果が確定するまで保持し、
該演算結果が確定した時点でストア動作制御情報スタッ
ク25から該ストア動作に対応する制御情報を取出し、該
ストア動作を実行する。次に、ロード命令（３）を実行
する場合、ロード命令（３）に実行起動をかけるに先立
ち命令制御部24は未処理ストアデータをロードしてくる
ことを防止するためストア動作制御情報スタック25に登
録されている未処理ストア命令のアドレスとロード命令
（３）のロードアドレスを比較し、一致するものがない
ことを確認した後、該ロードに必要な情報を緩衝記憶部
22へ送ってロード命令（３）の実行を起動する。
第２図（２）は第３図の従来の情報処理装置でロード命
令を実行する場合の命令起動時の動作のタイムチャート
である。
令を実行する場合の命令起動時の動作のタイムチャート
である。
時間T1にアドレス生成部26でアドレスを生成し、時間T2
にロード命令の実行起動時の先行未処理ストア命令追越
可否の判断を命令制御部24で行ないそこで実行起動可に
なった命令を緩衝記憶部22へ送出する。この命令によ
り、緩衝記憶部22は、命令制御部24からのロード実行指
示に対し、データ読出しに先立って時間T3に該読出しデ
ータが緩衝記憶部22に登録されているかどうかをアドレ
スディレクトリを索引することによってチェックし、登
録されている場合には目的のデータを読出して命令実行
部23へ送出する。
にロード命令の実行起動時の先行未処理ストア命令追越
可否の判断を命令制御部24で行ないそこで実行起動可に
なった命令を緩衝記憶部22へ送出する。この命令によ
り、緩衝記憶部22は、命令制御部24からのロード実行指
示に対し、データ読出しに先立って時間T3に該読出しデ
ータが緩衝記憶部22に登録されているかどうかをアドレ
スディレクトリを索引することによってチェックし、登
録されている場合には目的のデータを読出して命令実行
部23へ送出する。
上述した従来の情報処理装置は、ロード命令の未処理ス
トア命令追越の可否の判断は命令制御部24で行ない、目
的のロードデータが緩衝記憶部22にあるか否かの判定は
緩衝記憶部22で行なっているため、第２図（２）に示す
ように、ロード命令の実行時間が、ロード命令の未処理
ストア命令追越を行なわない場合に比べ、該追越の可否
を判定するのに要する時間だけ遅くなってしまうという
欠点がある。
トア命令追越の可否の判断は命令制御部24で行ない、目
的のロードデータが緩衝記憶部22にあるか否かの判定は
緩衝記憶部22で行なっているため、第２図（２）に示す
ように、ロード命令の実行時間が、ロード命令の未処理
ストア命令追越を行なわない場合に比べ、該追越の可否
を判定するのに要する時間だけ遅くなってしまうという
欠点がある。
本発明の情報処理装置は、 主記憶部へデータを格納する第１の命令の実行時、該命
令で格納すべきデータが未揃の場合、該データが揃うま
で該データの格納アドレスを含む格納制御情報を保持す
る複数の制御情報保持手段と、 主記憶部からデータを読出す第２の命令の実行時、読出
されるデータのアドレスと、前記制御情報保持手段に保
持されているデータのアドレスとの比較による前記第２
の命令の未処理ストア命令追越可否判定を、読出される
データが緩衝記憶部のデータエントリに登録されている
かを検出するアドレスディレクトリ索引動作と並列して
行なう検出部を緩衝記憶部に有している。
令で格納すべきデータが未揃の場合、該データが揃うま
で該データの格納アドレスを含む格納制御情報を保持す
る複数の制御情報保持手段と、 主記憶部からデータを読出す第２の命令の実行時、読出
されるデータのアドレスと、前記制御情報保持手段に保
持されているデータのアドレスとの比較による前記第２
の命令の未処理ストア命令追越可否判定を、読出される
データが緩衝記憶部のデータエントリに登録されている
かを検出するアドレスディレクトリ索引動作と並列して
行なう検出部を緩衝記憶部に有している。
ロード命令実行の場合、ロード命令の未処理ストア命令
追越可否判定と、ロードデータの登録の有無の検出が同
時に緩衝記憶部で行なわれて、ロード命令実行の可否が
決定されるので、ロード命令の起動が追越可否判定に要
する時間だけ遅れるということがなくなる。
追越可否判定と、ロードデータの登録の有無の検出が同
時に緩衝記憶部で行なわれて、ロード命令実行の可否が
決定されるので、ロード命令の起動が追越可否判定に要
する時間だけ遅れるということがなくなる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の情報処理装置の一実施例の要部のブロ
ック図である。
ック図である。
主記憶部１には処理に必要な命令とデータが格納され、
緩衝記憶部２を経由して命令制御部４からの指示により
命令またはデータが格納され、あるいは読出される。緩
衝記憶部２は、主記憶部１からのデータが格納されるデ
ータエントリ５と、そのデータを命令実行部３へ送出す
るときに使用されるレジスタ8,9と、命令制御部４がロ
ードしようとする命令またはデータがエントリ５に登録
されているかを検出するときに、そのアドレスが保持さ
れるアドレスレジスタ７と、データエントリ５に格納さ
れている命令またはデータのアドレスが保持されている
アドレスディレクトリ６と、アドレスレジスタ７に保持
されたアドレスとアドレスディレクトリ６内のアドレス
を比較して一致するアドレスの有無を検出する比較器12
と、その結果を保持するレジスタ14と、演算結果待のス
トア命令の動作に必要なアドレス制御情報が格納される
スタック10,11および後続のロード命令が先行の未処理
のストア命令を追越して実行してよいか否かを判定する
ためにアドレスレジスタ７に保持されているアドレスと
スタック10,11に保持されているアドレス制御情報のア
ドレスとを比較する比較器13と、その結果を保持するレ
ジスタ15を含んでいる。命令制御部４は主記憶部１への
命令またはデータの読出し、または格納のために必要な
アドレスを算出するアドレス生成部16および各機能部に
対する制御信号を生成する制御信号生成部17を含んでい
る。命令実行部３は、演算に必要なデータを演算の中間
・最終結果等が格納される汎用レジスタ18と、算術演
算、論理演算等を実行する各種演算器191〜19nを有し、
命令制御部４からの制御信号によって各種演算を実行す
る。
緩衝記憶部２を経由して命令制御部４からの指示により
命令またはデータが格納され、あるいは読出される。緩
衝記憶部２は、主記憶部１からのデータが格納されるデ
ータエントリ５と、そのデータを命令実行部３へ送出す
るときに使用されるレジスタ8,9と、命令制御部４がロ
ードしようとする命令またはデータがエントリ５に登録
されているかを検出するときに、そのアドレスが保持さ
れるアドレスレジスタ７と、データエントリ５に格納さ
れている命令またはデータのアドレスが保持されている
アドレスディレクトリ６と、アドレスレジスタ７に保持
されたアドレスとアドレスディレクトリ６内のアドレス
を比較して一致するアドレスの有無を検出する比較器12
と、その結果を保持するレジスタ14と、演算結果待のス
トア命令の動作に必要なアドレス制御情報が格納される
スタック10,11および後続のロード命令が先行の未処理
のストア命令を追越して実行してよいか否かを判定する
ためにアドレスレジスタ７に保持されているアドレスと
スタック10,11に保持されているアドレス制御情報のア
ドレスとを比較する比較器13と、その結果を保持するレ
ジスタ15を含んでいる。命令制御部４は主記憶部１への
命令またはデータの読出し、または格納のために必要な
アドレスを算出するアドレス生成部16および各機能部に
対する制御信号を生成する制御信号生成部17を含んでい
る。命令実行部３は、演算に必要なデータを演算の中間
・最終結果等が格納される汎用レジスタ18と、算術演
算、論理演算等を実行する各種演算器191〜19nを有し、
命令制御部４からの制御信号によって各種演算を実行す
る。
次に、本実施例について前述の命令を実行する場合の動
作を説明する。
作を説明する。
加算命令（１）の加算結果をストア命令（２）によって
主記憶部１の特定のアドレスＡに格納する場合、命令制
御部４は加算命令（１）の加算に必要なデータおよび演
算のためのリソースが揃っていることを確認して、命令
実行部３に対して演算起動をかける。
主記憶部１の特定のアドレスＡに格納する場合、命令制
御部４は加算命令（１）の加算に必要なデータおよび演
算のためのリソースが揃っていることを確認して、命令
実行部３に対して演算起動をかける。
次に、ストア命令（２）を実行する場合、命令制御部４
は加算命令（１）の演算結果が確定している場合には演
算結果と制御情報を、演算結果が確定していない場合に
は制御情報のみを緩衝記憶部２へ送出する。これを受け
た緩衝記憶部２はストアデータと制御情報が揃っている
場合にはストア動作を実行し、ストアすべき演算結果が
未確定で、アドレスを含む制御情報のみを受信した場合
には、対応するストアデータを受信するまで該制御情報
を制御情報格納用スタック10,11に保持しておく。
は加算命令（１）の演算結果が確定している場合には演
算結果と制御情報を、演算結果が確定していない場合に
は制御情報のみを緩衝記憶部２へ送出する。これを受け
た緩衝記憶部２はストアデータと制御情報が揃っている
場合にはストア動作を実行し、ストアすべき演算結果が
未確定で、アドレスを含む制御情報のみを受信した場合
には、対応するストアデータを受信するまで該制御情報
を制御情報格納用スタック10,11に保持しておく。
次に、命令制御部４がロード命令（３）を実行する場合
は、ロード命令を解読すると、該ロード命令に必要なア
ドレスおよび制御情報を緩衝記憶部２に送出する。これ
を受けた緩衝記憶部２はロードすべきデータが緩衝記憶
部２内のデータエントリ５に登録されているか否かをア
ドレスディレクトリ６を索引することによりチェックす
る。さらに緩衝記憶部２は上記アドレスディレクトリ索
引動作と並行して該ロード命令のアドレスと同じアドレ
スが制御情報格納用スタック10,11に登録されているか
否かをチェックし、該ロード命令がスタック10,11に登
録されている未処理ストア命令を追い越して処理できる
か否かが判定される。そして目的のデータがデータエン
トリ５に登録されており、かつロードアドレスと同じア
ドレスのストア命令が制御情報スタック10,11に登録さ
れていない場合のみ該ロード命令（３）を実行し、デー
タエントリ５に登録されているデータを命令実行部３へ
送出する。一方、目的のデータがデータエントリ５に登
録されていない場合、あるいは該ロードアドレスと同じ
アドレスのストア命令が未処理の状態でスタック10,11
に登録されている場合は、緩衝記憶部２は命令制御部４
に対しその旨を報告する。該報告を受けた命令制御部４
は前記要因がなくなるまで緩衝記憶部２を使用する命令
の実行を抑止する。
は、ロード命令を解読すると、該ロード命令に必要なア
ドレスおよび制御情報を緩衝記憶部２に送出する。これ
を受けた緩衝記憶部２はロードすべきデータが緩衝記憶
部２内のデータエントリ５に登録されているか否かをア
ドレスディレクトリ６を索引することによりチェックす
る。さらに緩衝記憶部２は上記アドレスディレクトリ索
引動作と並行して該ロード命令のアドレスと同じアドレ
スが制御情報格納用スタック10,11に登録されているか
否かをチェックし、該ロード命令がスタック10,11に登
録されている未処理ストア命令を追い越して処理できる
か否かが判定される。そして目的のデータがデータエン
トリ５に登録されており、かつロードアドレスと同じア
ドレスのストア命令が制御情報スタック10,11に登録さ
れていない場合のみ該ロード命令（３）を実行し、デー
タエントリ５に登録されているデータを命令実行部３へ
送出する。一方、目的のデータがデータエントリ５に登
録されていない場合、あるいは該ロードアドレスと同じ
アドレスのストア命令が未処理の状態でスタック10,11
に登録されている場合は、緩衝記憶部２は命令制御部４
に対しその旨を報告する。該報告を受けた命令制御部４
は前記要因がなくなるまで緩衝記憶部２を使用する命令
の実行を抑止する。
第２図（１）は上記の動作のタイムチャートである。即
ち、命令制御部９において読出したロード命令により時
間T1にアドレス生成部16で生成されたロード命令の実行
に必要なアドレスおよび制御情報が緩衝記憶部２に示さ
れ、これにより時間T2にアドレスディレクトリ索引と追
越可否判定が緩衝記憶部２内で並行して行なわれて、実
行が決定されると時間T3に目的のデータが読出され命令
実行部12へ送出される。したがって、従来例（第２図
（２））と比較すると追越可否判定に要する時間だけロ
ード命令の起動が早められることになる。
ち、命令制御部９において読出したロード命令により時
間T1にアドレス生成部16で生成されたロード命令の実行
に必要なアドレスおよび制御情報が緩衝記憶部２に示さ
れ、これにより時間T2にアドレスディレクトリ索引と追
越可否判定が緩衝記憶部２内で並行して行なわれて、実
行が決定されると時間T3に目的のデータが読出され命令
実行部12へ送出される。したがって、従来例（第２図
（２））と比較すると追越可否判定に要する時間だけロ
ード命令の起動が早められることになる。
以上説明したように本発明は、演算結果待未処理ストア
命令を実行するためのアドレスを含む制御情報を演算結
果確定時まで保持する手段と、ロード命令が前記演算結
果待ストア命令を追い越して実行できるか否かを判定す
る手段を緩衝記憶部に有し、前記ロード命令の演算結果
待ストア命令追越可否判定動作と緩衝記憶部のアドレス
ディレクトリ索引動作とを並行して行なうことにより、
前記ロード命令の未処理ストア命令追越可否判定に特別
に時間をかける必要がなくなり、それによるロード命令
の開始の遅れを防ぐことができる効果がある。
命令を実行するためのアドレスを含む制御情報を演算結
果確定時まで保持する手段と、ロード命令が前記演算結
果待ストア命令を追い越して実行できるか否かを判定す
る手段を緩衝記憶部に有し、前記ロード命令の演算結果
待ストア命令追越可否判定動作と緩衝記憶部のアドレス
ディレクトリ索引動作とを並行して行なうことにより、
前記ロード命令の未処理ストア命令追越可否判定に特別
に時間をかける必要がなくなり、それによるロード命令
の開始の遅れを防ぐことができる効果がある。
第１図は本発明の情報処理装置の一実施例の要部のブロ
ック図、第２図（１）、（２）は演算結果待ストア命令
を追越すロード命令の起動時の動作の本実施例と従来例
のタイムチャート、第３図は情報処理装置の従来例の要
部のブロック図である。 １……主記憶部、２……緩衝記憶部、３……命令実行
部、４……命令制御部、５……データエントリ、６……
アドレスディレクトリ、７……アドレスレジスタ、8,9
……レジスタ、10,11……スタック、12,13……比較器、
14,15……レジスタ、16……アドレス生成部、17……制
御信号生成部、18……汎用レジスタ、191,192，〜，19n
……演算器。
ック図、第２図（１）、（２）は演算結果待ストア命令
を追越すロード命令の起動時の動作の本実施例と従来例
のタイムチャート、第３図は情報処理装置の従来例の要
部のブロック図である。 １……主記憶部、２……緩衝記憶部、３……命令実行
部、４……命令制御部、５……データエントリ、６……
アドレスディレクトリ、７……アドレスレジスタ、8,9
……レジスタ、10,11……スタック、12,13……比較器、
14,15……レジスタ、16……アドレス生成部、17……制
御信号生成部、18……汎用レジスタ、191,192，〜，19n
……演算器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−41742（ＪＰ，Ａ) 特開 昭59−48879（ＪＰ，Ａ)
Claims (1)
- 【請求項１】主記憶部と、命令を解読し、制御信号およ
び主記憶部をアクセスするアドレスを生成する命令制御
部と、命令の実行時、実行に使用される命令またはデー
タを保持する緩衝記憶部を含む情報処理装置において、 主記憶部へデータを格納する第１の命令の実行時、該命
令で格納すべきデータが未揃の場合、該データが揃うま
で該データの格納アドレスを含む格納制御情報を保持す
る複数の制御情報保持手段と、 主記憶部からデータを読出す第２の命令の実行時、読出
されるデータのアドレスと、前記制御情報保持手段に保
持されているデータのアドレスとの比較による前記第２
の命令の未処理ストア命令追越可否判定を、読出される
データが緩衝記憶部のデータエントリに登録されている
かを検出するアドレスディレクトリ索引動作と並列して
行なう検出部を緩衝記憶部に有することを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62245062A JPH0769819B2 (ja) | 1987-09-28 | 1987-09-28 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62245062A JPH0769819B2 (ja) | 1987-09-28 | 1987-09-28 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6486243A JPS6486243A (en) | 1989-03-30 |
| JPH0769819B2 true JPH0769819B2 (ja) | 1995-07-31 |
Family
ID=17128020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62245062A Expired - Fee Related JPH0769819B2 (ja) | 1987-09-28 | 1987-09-28 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769819B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053335B2 (ja) * | 1980-08-22 | 1985-11-25 | 日本電気株式会社 | 情報処理装置 |
| JPS5948879A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | 記憶制御方式 |
-
1987
- 1987-09-28 JP JP62245062A patent/JPH0769819B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6486243A (en) | 1989-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |