JPS6053335B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置、特に先行制御を行なう情報処
理装置に関する。

一般にパイプライン方式の先行制御を行う情報処理装置
は下記のようなプロセスを用いて各命令を実行する。
詳しく述べると、各命令を予め定た複数のステップで構
成する。

今一例として、Ｄ、Ａ、Ｒ、ＥおよびＷの５ステップで
構成する場合について説明する。 前記ステップＤは、
命令レジスタに読み出された命令をデコードし、この命
令がいかなる種類の命令であるかを識別し、この命令の
以下のステップをそれに応じて制御するためのステップ
である。

次のステップＡはこの命令に使用されているオペラン
ドのアドレスを計算するためのステップである。

すなわち、各命令に使用されているオペランドは、一般
に、それに用いて直接メモリアドレスを指示できるよう
な形式で指定されていない。例えば汎用レジスタを用い
た間接指定とか、インデックスレジスタを用いたインデ
クシング等が行なわれるため、それらを計算してはじめ
て直接メモリアドレスを指示するオペランドアドレスが
得られる。 次のステップＲは、メモリ読出しの命令の
場合にはこうして計算されたオベランドのメモリアトレ
スを用いて、その指示されるメモリアドレスより、オペ
ランドを読み出し、それを演算回路に供給するためのス
テップである。

次のステップＥはこうして与えられたオペランドを用い
て、前記Ｄでデコードされたこの命令で指定される演算
を実行するステップである。

最後のステップｗは、前記演算結果を指定されたメモリ
アドレスに書き込むステップである。一方上記Ｄ，Ａ，
Ｒ，Ｅ，およびＷの各ステップを処理するための別々の
ハードウェアが存在し、これらのハードウェアは、１つ
の命令のすべてのステップが完了してから次の命令に移
るという方式ではなくて、第１図に示すように、原則と
して１つづつステップのヅレた５つの連続した命令（例
えば第１図１１〜１５）を並列に順次に処理する。かく
て、前記各ステップに対応するハードウェアは、原則と
して、常にいずれかの命令の該当するステップを処理す
ることになり、こうしてハードウェアの遊休時間を無く
し処理速度を向上している。さて第１図に示したバイブ
ラインの処理を説明する図はバイブラインが理想的に流
れている場合を示したもので実際には種々なる要因によ
つてこの理想の流れが乱される。

その一つの要因として下記がある。

すなわち、各命令をバイブライン制御で実行するために
は、前述のように、ある命令のオペランドを指定された
メモリアドレスから読み出すための前記ステップＲに対
応する制御ブロックと、別の命令のオペランドを指定さ
れたメモリアドレスに書き込むための前記ステップＷに
対応する制御ブロックとがあるが、これらはともにメモ
リアクセスを必要とする制御ブロックであるため互に競
合し、ある命令のステップＲにおけるメモリアドレスか
らのオペランドの読み出しと、別の命令のステップＷに
おけるメモリアドレスへのオペランドの書き込みとを同
時に行なうことはできない。従来の装置においては、実
際にオペランドをメモリアドレスに書き込むような命令
が現われた場合には、その命令のステップＷにおいて、
競合する他の命令のオペランドの読み出し（ステップＲ
）に優先して書き込みを行うように制御している。

一方、各命令は必らずしも前述したＤ，Ａ，Ｒ，Ｅおよ
びＷの各ステップを完全な形で持つているわけではない
。

すなわち、例えばレジスタの内容をシフトする命令のよ
うなメモリアクセスの全く不要な命令（前記ステップＲ
およびステップＷでメモリアクセスを行なわない命令、
以後ＧＯと略記）、メモリアドレスからの読み出しのみ
で、メモリアドレスへの書き込みがない命令（前記ステ
ップＲでメモリアクセスを行なうが前記ステップＷでは
メモリアクセスを行なわない命令、以後ｑと略記）、メ
モリアドレスからの読み出しがなく、メモリアドレスへ
の書き込みがある命令（前記ステップＲでメモリアクセ
スを行なわず、前記ステップｗでのみメモリアクセスを
行う命令、以後ｑと略記）、および、例えばＸ番地の内
容とＡレジスタの内容とを加えて結果をＹ番地に格納す
るといつたメモリアドレスからの読み出しと、メモリア
ドレスへの書き込みの両方ともある命令（前記ステップ
Ｒおよび前記ステップＷの両方でメモリアクセスを行う
命令、以後Ｇ３と略記）の４つのタイプの命令に分類す
ることができる。今、メモリアクセスをともなわないス
テップＲおよびステップＷをそれぞれ（Ｒ）および（Ｗ
）で表わすと、実際のバイブラインのタイムチャートの
一例は第２図に示すようになる。すなわち、ある命令の
ステップＷと別の命令のステップＲとが同時に行なわれ
る組合せの中で、少くもそのいずれか一方が（Ｗ）また
は（Ｒ）になつている場合には問題はないが、第２図に
示すように例えば１３が前記Ｇ２で１５が前記Ｇ１のよ
うな場合に”は、前記１３のステップＷにおけるメモリ
アドレスへの書き込みのためのメモリアクセスと、前記
１５のステップＲにおけるメモリアドレスからの読み出
しのためのメモリアクセスとが同時に必要となるため、
これをそのまま行うことができず、従来の装置において
は、前述したように、この楊合には１３のステップＷを
１５のステップＲに優先して処理するため、結局図に示
すように１５のステップＲが１ステップ分だけ遅らされ
、それに従つてそれ以後の各処理も１ステップ分だけ遅
らされる。こ゛うしてバイブラインの流れが乱され、そ
れだけ処理能力が低下することになる。さて、第２図の
例えばメモリアドレスに書込みを行なわない■１のステ
ップ（Ｗ）に注目すると、この場合の競合相手である１
３のステップ（Ｒ）もメモリアドレスからの読み出しを
行なわない。

すなわち、この１ステップの期間には、前記書き込みの
制御ブロックも前記読出しの制御ブロックも共に遊休期
間となつている。このように、従来の装置においては競
合がおこると無条件にメモリへの書込みを優先させ、そ
の結果、競合する相手の命令のメモリ読出し以後の各命
令のステップを１ステップづつ遅らせるが、前述の遊休
時間については、これを積極的に利用するための方策が
講じられていないという欠点を有している。

本発明の目的は上述の欠点を除去した情報処理装置を提
供することにある。

本発明の装置は、主記憶装置とキャッシュメモリとを含
むメモリ手段と、バイブライン方式の先行制御を行ない
前記メモリ手段からオペランドを読み出す際に該オペラ
ンドのメモリアドレスと読出し要求情報とを供給しまた
前記メモリ手段にデータを格納する際に格納すべき該デ
ータと該データを格納すべきメモリアドレスとを供給す
る中央処理装置と、前記中央処理装置の前記格納すべき
データと該データを格納すべき前記メモリアドレスとの
供給を受けてこれらを一時格納し前記格納データがある
場合には格納要求情報を出すバッファ回路と、前記中央
処理装置からの前記読出し要求情報と前記バッファ回路
からの前記格納要求情報とを受けもし前記読出し要求情
報がある場合にはこれを優先して受付け前記中央処理装
置から供給される前記オペランドのメモリアドレスと前
記読出し要求情報とを選択してこれらを前記メモリ手段
に供給し前記メモリ手段から前記メモリアドレスの該オ
ペランドを読み出して前記中央処理装置に供給しもし前
記読出し要求情報がなく前記バッファ回路からの前記格
納要求情報がある場合には前記格納要求情報を受付け前
記バッファ回路に一時格納されている前記格納すべきデ
ータと該データを格納すべきメモリアドレスとを読み出
して前記格納要求情報とともに前記メモリ手段に供給し
て該データを該メモリアドレスに格納するように制御す
る制御手段とを含んでいる。

次に本発明を図面を用いて詳細に説明する。

第３図は本発明の一実施例を示す図である。参照数字１
は命令解読回路を示し、この回路１の中にある命令レジ
スタ（図示していない）にこれから処理されるべき命令
が命令バッファ回路７から読み出され格納され、この命
令に対する前記ステップＤが開始される。前記解読回路
１は前記命令レジスタに格納された命令を解読し、これ
を以下の各ステップで遂行すべき処理を指示するための
データの形に変換して、次のステップＡの処理を行うア
ドレス計算回路２に転送する。これがすむと、前記回路
１は、次の命令を前記命令レジスタに読み出し格納して
、この新らしく読み出した命令の前記ステップＤの処理
に入る。一方前記回路１より前記データを転送された前
記回路２は、転送されたデータの中のオペランド指定フ
ィールドの部分を用いて、この命令のオペランド指定様
式に応じたアドレス計算を行ない、それを用いて直接メ
モリアドレスにアクセスできるようなアドレスデータに
変換する。

こうして得られたオペランドアドレスを指定するデータ
と、前記転送されたデータ中の、下位のステップで使用
されるべきデータ部分とを組合せて、次のステップＲの
処理を行う読み出し制御回路３に転送する。また、これ
と共に前記転送されたデータによつてこの命令がメモリ
アドレスからのオペランド読出しを含む命令であること
を指定されている場合にはこうして得られた、該オペラ
ンドを読み出すべきメモリアドレスデータと、オペラン
ド読み出し要求と要求受付回路６に供給する。さて、前
記データを転送された前記制御回路３は転送されたデー
タによる制御指定に応じてオペランドの読出し制御を行
う。

オペランドは、メモリアドレスから読み出される場合も
あり、汎用レジスタ（図示していない）から読み出され
る場合もあり、また、命令の中で直接与えられる場合も
ある。これら各場合場合の制御指定に応じて、前記回路
３は必要なオペランドを読み出して演算回路４の中に含
まれるオペランドレジスタに格納する制御を行う。この
命令が、前述のようにメモリアドレスからのオペランド
読み出しを含む命令である場合には、回路３は、前記受
付回路６で受付けられている読み出し要求を実行し、前
記回路６”に供給されているオペランドのメモリアドレ
スを用いてキャッシュメモリ回路８より該オペランドを
読み出して前記オペランドレジスタに格納するように制
御する。この場合に、もし指定されたオペランドのメモ
リアドレスが前記キャッシュメモリ回路８の中に有効に
存在していない場合には、キャッシュミスヒット情報が
発生し、主記憶装置９から該オペランドアドレスを含む
データブロックが読み出されて前記キャッシュメモリ回
路８に格納され、同時に指定されたアドレスのオペラン
ドは前記演算回路４のオペランドレジスタに読み出され
る。（このような状況が発生すると、この命令のステッ
プＲは通常の１ステップを処理する場合に必要とする時
間（１マシンサイクル）よりも遥かに長い時間を必要と
し、それが終了するまでは前記回路３はこの命令のため
に占有され、したがつて後続の命令はすべて、この期間
ステップを進めることができないことになる。）さてこ
れらの制御がすむと、前記回路３は転送されたデータ中
で下位のステップで必要とする制御データを、次のステ
ップＥの処理を行う演算回路４に転送する。

この命令のステップＥにおいて、前記演算回路４は、前
記ステップＲにおいて得られたこの命令のオペランドを
用いて、前記転送されたデータによつて指示されるこの
命令で指定された演算を実行する。

そして、この演算結果のデータと、そのデータをどこに
格納すべきかを指示する情報とを次のステップＷの処理
を行うデータ格納制御回路５に転送する。前記データの
転送を受けると、この命令のステップＷにおいて前記回
路５は、前記情報で指定される格納場所に前記転送され
た演算結果のデータを格納する。

もし、この命令が演算結果をメモリアドレスに格納する
命令である場合には、そのプロセスは以下のようになる
。まず、この演算結果を格納すべきメモリアドレスデー
タは、この命令の前記ステップＡにおいて、前記アドレ
ス計算回路２で計算され他の制御データとともに、前述
のように、前記回路３および制御回路４を介して前記回
路５に転送される。前記回路５は前記メモリアドレスデ
ータと、前記演算結果のデータと、この命令がメモリア
ドレスに格納を行う命令であるという制御情報とを受け
ると、前記メモリアドレスデータをアドレスバッファ回
路１０に、また前記演算結果のデータをデータバッファ
回路１１に供給する。前記バッファ回路１０および１１
は共に同じ深さをもつ先入れ先出し制御（ＦＩＦＯ）さ
れるバッファ回路を有していて、前記供給されたデータ
をＦＩＦＯで格納する。こうして、前記回路１０にＦＩ
ＦＯでオペランドアドレスが格納され、前記回路１１に
ＦＩＦＯで演算結果のデータが格納されると、前記回路
１０は、前記要求受付回路６に対して書き込み要求を発
する。（回路１０の内容が空にならないかぎり書き込み
要求が出されている）さて、前記要求受付回路６は下記
のように動作する。

すなわち、前記アドレス計算回路２よりのオペランド読
み出し要求がある場合にはこれを優先的に受付ける。こ
れを受付けると、前記回路６は、前記回路２よりの読み
出し要求と、読み出しオペランドのアドレスデータとを
選択し、キャッシュメモリ回路８に与え、キャッシュメ
モリ回路８は前述のように指定されたメモリアドレスの
内容を読み出し、それを演算回路４のオペランドレジス
タに転送する。またもし、前記回路２からの読出し要求
がなく、前記アドレスバッファ回路１０からの書き込み
要求がある場合には、前記回路６はこの書き込み要求を
受付け、前記回路１０からＦＩＦＯでとり出されたアド
レスデータと書き込み要求とを選択し、これをキャッシ
ュメモリ回路８に供給する。これを受けると前記回路８
は前記データバッファ回路１１よりＦＩＦＯでデータを
１つ読み、これを前記回路６を介して供給される前記ア
ドレスデータで指定されるメモリアドレスに格納する。
以上はある１つの命令に対する前記各回路の動作を説明
したものであるが、これらの回路が第１図に示すような
形でバイブライン式に次々の命令を処理すると、綜合し
て下記のような動作を結果する。

すなわち、例えば前記第２図の１３のＷと、ちのＲとが
競合した場合には、前述の説明により前記回路６はオペ
ランド読出しを優先して選択しキャッシュメモリ回路８
に供給するので、このオペランド読出しは第４図に示す
ように遅滞なく行なわれる。一方また１３のステップＷ
は、前述のように、データを指定されたメモリアドレス
に直接書き込むかわりに、アドレスバッファ回路１０お
よびデータバッファ回路１１の中にＦＩＦＯで書き込む
ので前記回路がオーバフローを起さないかぎり同様に遅
滞なく行なわれる。また、こうして前記回路１０および
１１に格納されたデータは、例えば第４図の！のステッ
プ（Ｗ）のように、競合する相手の！がステップ（Ｒ）
となる期間がくると、前記回路２よりの読み出し要求が
無くなるので、前記回路１０より出されている書き込み
要求が受付けられて、指定されたメモリアドレスに書込
むことができる。かくして、例えば競合する命令のステ
ップＲとステップＷとが重なる確率が、ステップ（Ｒ）
とステップ（Ｗ）とが重なる確率と等しいかそれより小
さい場合には、適当な深さのバッファ回路を前記回路１
０および１１として使用することによつて、原理的に、
前述の従来の装置で生ずるステップＲとステップＷとの
競合に基づくバイブラインの流れの乱れを解消すること
ができる。なお、本装置は前述のように、バイブライン
方式の先行制御を行なつているため、先行する命令がメ
モリアドレスに書込みを行う命令であり、後続する命令
が該メモリアドレスからの読み出しを行なう命令で、し
かも、先行命令による前記メモリアドレスへの書込みが
完了するよりも前に、後続命令が該メモリアドレスから
オペランドを先どりするという事態が発生する可能性が
ある。

これは本発明を用いると否とにか）わらず発生する問題
であるが、とくに本発明を用いた場合にこれを解決する
ための一実施例を第５図に示す。参照数字２０はアドレ
ス計算回路を示す。この回路は、第３図の前記アドレス
計算回路２のすべての機能に加えて下記の諸機能が追加
されている。すなわちメモリアドレスに書き込みを行う
ような種類の命令のステップＡにおいては、前記回路２
０はオペランドを書き込むべきメモリアドレ．スを計算
し、それを回路３に対して転送すると共に、そのメモリ
アドレスをストアアドレスバッファ回路２１にＦＩＦＯ
て格納する。前記回路２１は前記アドレスバッファ回路
１０と全く同じ深さをもつバッファ回路で、この中に格
納されているす．べてのアドレスは、アドレス比較ライ
ン２２を介してアドレス比較回路２３の一方の入力に導
かれる。また、前記バッファ回路２１の内容が空でない
場合には前記回路２１は書き込み要求とバッファ回路出
力とを要求受付回路２６に供給する。また、前記回路２
０は、メモリアドレスからオペランドを読み出すような
種類の命令のステップＡにおいては、前記読み出すべき
オペランドのメモリアドレスを計算したあと、該メモリ
アドレスを前記比較回路２３のもう一方の入力側に供給
する。こうして、前記ストアアドレスバッファ２１に格
納されているいずれかのアドレス（これは先行命令によ
つてその内容が書き換えられるべきメモリアドレスで、
まだ実際にこの書き換えが完了していないメモリアドレ
スを示している）と該メモリアドレスとの一致が前記回
路２３によつて検出されると、前記回路２３は一致検出
信号を要求受付回路２６に与える。要求受付回路２６は
前記要求受付回路６に対して下記の機能が追加されてい
る。

すなわち、前記回路２３から前記一致検出信号を受ける
と、前記回路２６は前記回路２０からの読み出し要求を
保留して前記ストアアドレスバッファ回路２１からの書
き込み要求とＦＩＦＯで取り出されたアドレスデータと
を選択してキャッシュメモリ回路８に供給する。かくし
て、前記オペランドを読み出す後続命令のステップＡは
その完了が保留されて、そのかわりに、キャッシュメモ
リ回路８へのアクセスは、前記回路１１の中のデータを
ＦＩＦＯで読み出して、それを前記ストアアドレスバッ
ファ回路２１より読み出されたメモリアドレスに書込む
という形で行なわれ、この書き込みはすべてに優先して
前記回路２１の内容が空になるまで続けて行なわれる。

なお、このとき、データバッファ回路１１から格納すべ
きデータが読み出されるごとに前記アドレスバッファ回
路１０の中に格納されている、そのデータに対応するメ
モリアドレスが読み捨てられ、前記バッファ回路１０お
よび１１の中に格納されているオペランドアドレスと、
それに対応する書込みデータとの関係は常に正しく保持
されるように制御される。なおまた、前述したように、
アドレスバッファ回路１０よりの書き込み要求が受け付
けられ、回路１１のデータが読み出され指定されたメモ
リアドレスに書き込まれるごとに、前記ストアアドレス
バッファ回路２１の中に格納されている対応するメモリ
アドレスが読み捨てられ、前記回路２１，１０および１
１の中に格納されているデータ間で正しい対応が保たれ
るように制御される。かくして、メモリアドレスにオペ
ランドを書き込む先行命令の書き込みメモリアドレスと
、メモリアドレスからオペランドを読み出す後続命令の
読み出しメモリアドレスとの一致が検出された場合には
、後続命令の処理はそこで保留され、書込みを行なうす
べての先行命令の書き込みが処理されたあとで、前記保
留された後続命令のオペランド読み出しが行なわれるの
で、前記オペランドの先取りに基ずく問題を解決するこ
とができる。

従つて、第５図の実施例に示した装置を用いることによ
り、前述のアドレスー致が起らない期間は、前記第３図
の実施例で説明したように、メモリアクセスの空き時間
を積極的に利用してメモリアクセスの競合による損失時
間を軽減し、また、一致が起つた場合に生ずる先取りに
基ずく前記問題を解決した装置を提供することかてきる
。なお、第５図の実施例において、使用している回路の
機能をわすかに変更するだけで、ストアアドレスバッフ
ァ回路２１にアドレスバッファ回路１０と等価な機能を
含ませることによつて、前記回路１０を省略することも
できる。また、命令バッファ７よりの読出し要求信号を
、前記要求受付回路６または２６に加え、この−要求に
対する受付優先度を最も低くとり、他のすべてからの要
求がないときに、メモリアクセスを行ない、命令を命令
バッファ回路７に先取りして格納しておくように制御す
ることもてきる。上述のように、本発明を用いることに
より、バイブライン方式の制御を行なう情報処理装置の
、処理すべき種々の命令の組合せによつて生ずるメモリ
アクセスの遊休時間を積極的に利用して、メモリアクセ
スの競合による時間損失を大いに軽減することができる
。これによつて処理速度が向上するという効果がある。

【図面の簡単な説明】

第１図はバイブライン方式の処理の原理を説明するため
の図、第２図は従来のバイブライン方式の流れを示す図
、第３図は本発明の一実施例を示す図、第４図は第３図
の実施例に用いるバイブライン方式の流れを示す図およ
び第５図は本発明の他の実施例を示す図てある。 第３図および第５図において、１・・・・・・命令解読
回路、２・・・・・アドレス計算回路、３・・・・・・
読み出し制御回路、４・・・・・・演算回路、５・・・
・・・データ格納制御回路、６・・・・・・要求受付回
路、７・・・・・命令バッファ回路、８・・・・・・キ
ャッシュメモリ回路、９・・・・・・主記憶装置、１０
・・・・アドレスバッファ回路、１１・・・・データバ
ッファ回路、２０・・・・アドレス計算回路、２１・
・・ストアアドレスバッファ回路、２２・・・・・アド
レス比較ライン、２３・・・・アドレス比較回路、２６
・・・・・・要求受付回路。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置とキャッシュメモリとを含むメモリ手段
   と、パイプライン方式の先行制御を行ない前記メモリ手
   段からオペランドを読み出すときに該オペランドのメモ
   リアドレスと読出し要求情報とを供給しまた前記メモリ
   手段にデータを格納するときに格納すべき該データと該
   データを格納すべきメモリアドレスとを供給する中央処
   理装置と、前記中央処理装置の前記格納すべきデータと
   該データを格納すべき前記メモリアドレスとの供給を受
   けてこれらを一時格納し前記格納データがある場合には
   格納要求情報を出すバッファ回路と、前記中央処理装置
   からの前記読出し要求情報と前記バッファ回路からの前
   記格納要求情報とを受けもし前記読出し要求情報がある
   場合にはこれを優先して受付け前記中央処理装置から供
   給される前記オペランドのメモリアドレスと前記読出し
   要求情報とを選択してこれらを前記メモリ手段に供給し
   前記メモリ手段から前記メモリアドレスの該オペランド
   を読み出して前記中央処理装置に供給しもし前記読出し
   要求情報がなく前記バッファ回路からの前記格納要求情
   報がある場合には前記格納要求情報を受付け前記バッフ
   ァ回路に一時格納されている前記格納すべきデータと該
   データを格納すべきメモリアドレスとを読み出して前記
   格納要求情報とともに前記メモリ手段に供給して該デー
   タを該メモリアドレスに格納するように制御する制御手
   段とを含むことを特徴とする情報処理装置。