JPH0759156B2 - モータの速度制御回路 - Google Patents
モータの速度制御回路Info
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- JPH0759156B2 JPH0759156B2 JP1127323A JP12732389A JPH0759156B2 JP H0759156 B2 JPH0759156 B2 JP H0759156B2 JP 1127323 A JP1127323 A JP 1127323A JP 12732389 A JP12732389 A JP 12732389A JP H0759156 B2 JPH0759156 B2 JP H0759156B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、モータの回転によって発生するFG信号に基づ
いてモータの速度制御を行なう、モータの速度制御回路
に関するものである。
いてモータの速度制御を行なう、モータの速度制御回路
に関するものである。
（ロ）従来の技術 従来におけるモータの速度制御回路について、第５図を
用いて説明する。
用いて説明する。
第５図において、（１）は三相のモータであり、該モー
タ（１）には３個のホール素子（図示せず）が設けられ
ている為、該モータ（１）が回転すると、該モータ
（１）からは120度づつ位相のずれた３種類のホール出
力波形が得られる。（２）はホールアンプであり、前記
ホール出力レベルが小さい為、該ホールアンプ（２）は
３種類の前記ホール出力を増幅する。（３）はホールロ
ジック回路であり、該ホールロジック回路（３）は、３
種類の前記ホール出力の増幅波形を、Ｈ（high）レベ
ル、Ｍ（middle）レベル、Ｌ（low）レベルの３値から
成る３種類の波形に波形整形する。尚、３種類の３値波
形の位相は120度づつずれた状態にある。（４）は駆動
回路であり、該駆動回路（４）は、前記ホールロジック
回路（３）出力を受け、該ホールロジック回路（３）出
力に基づく３種類の駆動信号を出力し、該駆動信号によ
って前記モータ（１）を回転させている。即ち、上述し
たループが前記モータ（１）の駆動系である。
タ（１）には３個のホール素子（図示せず）が設けられ
ている為、該モータ（１）が回転すると、該モータ
（１）からは120度づつ位相のずれた３種類のホール出
力波形が得られる。（２）はホールアンプであり、前記
ホール出力レベルが小さい為、該ホールアンプ（２）は
３種類の前記ホール出力を増幅する。（３）はホールロ
ジック回路であり、該ホールロジック回路（３）は、３
種類の前記ホール出力の増幅波形を、Ｈ（high）レベ
ル、Ｍ（middle）レベル、Ｌ（low）レベルの３値から
成る３種類の波形に波形整形する。尚、３種類の３値波
形の位相は120度づつずれた状態にある。（４）は駆動
回路であり、該駆動回路（４）は、前記ホールロジック
回路（３）出力を受け、該ホールロジック回路（３）出
力に基づく３種類の駆動信号を出力し、該駆動信号によ
って前記モータ（１）を回転させている。即ち、上述し
たループが前記モータ（１）の駆動系である。
（５）は分周回路であり、該分周回路（５）は、発振回
路（６）から出力される発振クロックを分周し、分周ク
ロック（基準信号）を出力する。（７）はFGアンプであ
る。ここで前記モータ（１）の回転に応じてFG信号が発
生するが、該FG信号の発生源のインピーダンスが高いと
共に、該FG信号のレベルが低くなる為、前記FGアンプ
（７）は該FG信号を増幅する。（８）はシュミットアン
プである。ここで前述した様に、前記FG信号の発生源の
インピーダンスが高いことから、該FG信号は外来のノイ
ズ及び前記モータ（１）の回転によって発生するノイズ
等の影響を受け易い。そこで前記シュミットアンプ
（８）は、該シュミットアンプ（８）のヒステリシス幅
以内に存在する前記FG信号の重畳ノイズを除去するため
に設けられており、そして前記ヒステリシス幅の上限レ
ベルを示すスレッショルド電圧まで前記FGアンプ（７）
出力が立上がった時、前記シュミットアンプ（８）出力
はＨレベルとなり、且つ前記ヒステリシス幅が下限レベ
ルを示すスレッショルド電圧まで前記FGアンプ（７）出
力が立下がった時、前記シュミットアンプ（８）出力は
Ｌレベルとなる。即ち前記シュミットアンプ（８）は、
ヒステリシス幅に応じてH,Lレベルとなる方形波信号を
出力する。（９）は比較回路であり、該比較回路（９）
は、前記分周回路（５）出力と前記シュミットアンプ
（８）出力を比較する。詳しくは、前記分周回路（５）
出力の所定周期中に、前記シュミットアンプ（８）出力
が何周期含まれるのかを比較し、比較結果を出力する。
例えば、前記モータ（１）の現在の回転数が希望の回転
数よりも低い場合、FG信号の周波数も低くなる為、前記
分周回路（５）出力の所定周期中に含まれる前記シュミ
ットアンプ（８）出力の周期数は、前記モータ（１）が
希望の回転数で回転している時における、前記分周回路
（５）出力の所定周期中に含まれる前記シュミットアン
プ（８）出力の基準周期数に比べて少なくなってしま
う。従って前記比較回路（９）は、上記した状態を検出
し、前記モータ（１）を希望の回転数にまで上昇させる
為の加速信号（正パルス）を出力する。反対に前記モー
タ（１）の現在の回転数が希望の回転数よりも高い場
合、FG信号の周波数も高くなる為、前記分周回路（５）
出力の所定周期中に含まれる前記シュミットアンプ
（８）出力の周期数は基準周期数よりも多くなってしま
う。従って前記比較回路（９）は、前記モータ（１）を
希望の回転数にまで下降させる為の減速信号（負パル
ス）を出力する。（10）は積分アンプであり、該積分ア
ンプ（10）は前記比較回路（９）の比較結果を積分して
前記駆動回路（４）にフィードバックしている。上述の
如く、前記モータ（１）のFG信号に基づく前記積分アン
プ（10）出力を前記駆動回路（４）にフィードバックす
るループが前記モータ（１）の速度制御系であり、これ
によって、前記モータ（１）の回転は希望の回転数に速
度制御されることになる。
路（６）から出力される発振クロックを分周し、分周ク
ロック（基準信号）を出力する。（７）はFGアンプであ
る。ここで前記モータ（１）の回転に応じてFG信号が発
生するが、該FG信号の発生源のインピーダンスが高いと
共に、該FG信号のレベルが低くなる為、前記FGアンプ
（７）は該FG信号を増幅する。（８）はシュミットアン
プである。ここで前述した様に、前記FG信号の発生源の
インピーダンスが高いことから、該FG信号は外来のノイ
ズ及び前記モータ（１）の回転によって発生するノイズ
等の影響を受け易い。そこで前記シュミットアンプ
（８）は、該シュミットアンプ（８）のヒステリシス幅
以内に存在する前記FG信号の重畳ノイズを除去するため
に設けられており、そして前記ヒステリシス幅の上限レ
ベルを示すスレッショルド電圧まで前記FGアンプ（７）
出力が立上がった時、前記シュミットアンプ（８）出力
はＨレベルとなり、且つ前記ヒステリシス幅が下限レベ
ルを示すスレッショルド電圧まで前記FGアンプ（７）出
力が立下がった時、前記シュミットアンプ（８）出力は
Ｌレベルとなる。即ち前記シュミットアンプ（８）は、
ヒステリシス幅に応じてH,Lレベルとなる方形波信号を
出力する。（９）は比較回路であり、該比較回路（９）
は、前記分周回路（５）出力と前記シュミットアンプ
（８）出力を比較する。詳しくは、前記分周回路（５）
出力の所定周期中に、前記シュミットアンプ（８）出力
が何周期含まれるのかを比較し、比較結果を出力する。
例えば、前記モータ（１）の現在の回転数が希望の回転
数よりも低い場合、FG信号の周波数も低くなる為、前記
分周回路（５）出力の所定周期中に含まれる前記シュミ
ットアンプ（８）出力の周期数は、前記モータ（１）が
希望の回転数で回転している時における、前記分周回路
（５）出力の所定周期中に含まれる前記シュミットアン
プ（８）出力の基準周期数に比べて少なくなってしま
う。従って前記比較回路（９）は、上記した状態を検出
し、前記モータ（１）を希望の回転数にまで上昇させる
為の加速信号（正パルス）を出力する。反対に前記モー
タ（１）の現在の回転数が希望の回転数よりも高い場
合、FG信号の周波数も高くなる為、前記分周回路（５）
出力の所定周期中に含まれる前記シュミットアンプ
（８）出力の周期数は基準周期数よりも多くなってしま
う。従って前記比較回路（９）は、前記モータ（１）を
希望の回転数にまで下降させる為の減速信号（負パル
ス）を出力する。（10）は積分アンプであり、該積分ア
ンプ（10）は前記比較回路（９）の比較結果を積分して
前記駆動回路（４）にフィードバックしている。上述の
如く、前記モータ（１）のFG信号に基づく前記積分アン
プ（10）出力を前記駆動回路（４）にフィードバックす
るループが前記モータ（１）の速度制御系であり、これ
によって、前記モータ（１）の回転は希望の回転数に速
度制御されることになる。
（ハ）発明が解決しようとする課題 しかしながら前記従来の技術において、FGアンプ（７）
で増幅されFG信号に重畳している重畳ノイズが、シュミ
ットアンプ（８）のヒステリシス幅を超えてしまった場
合、シュミットアンプ（８）ではこのFG信号の重畳ノイ
ズを除去できない為、このFG信号の重畳ノイズに対応し
てシュミットアンプ（８）出力にはノイズが現れてしま
うことになる。つまり、本来Ｈレベル（又はＬレベル）
でなければならないシュミットアンプ（８）出力にＬレ
ベル（又はＨレベル）のパルスノイズが現れてしまうこ
とになる。
で増幅されFG信号に重畳している重畳ノイズが、シュミ
ットアンプ（８）のヒステリシス幅を超えてしまった場
合、シュミットアンプ（８）ではこのFG信号の重畳ノイ
ズを除去できない為、このFG信号の重畳ノイズに対応し
てシュミットアンプ（８）出力にはノイズが現れてしま
うことになる。つまり、本来Ｈレベル（又はＬレベル）
でなければならないシュミットアンプ（８）出力にＬレ
ベル（又はＨレベル）のパルスノイズが現れてしまうこ
とになる。
従って、パルスノイズの現れたシュミットアンプ（８）
出力と分周回路（５）出力とを比較回路（９）で比較し
てしまうと、例えモータ（１）が希望の回転数で回転し
ている場合であっても、前記比較回路（９）は、分周回
路（５）出力の所定周期中に含まれるシュミットアンプ
（８）出力の周期数が基準周期数よりも多いと誤判断
し、即ちモータ（１）の回転数が希望の回転数よりも高
いと誤判断し、これよりモータ（１）の回転数を下降さ
せる為の減速信号を誤って出力してしまい、結果として
モータ（１）の回転数を希望の回転数よりも低くしてし
まっていた。即ちモータ（１）を正常に速度制御できな
い問題点があった。
出力と分周回路（５）出力とを比較回路（９）で比較し
てしまうと、例えモータ（１）が希望の回転数で回転し
ている場合であっても、前記比較回路（９）は、分周回
路（５）出力の所定周期中に含まれるシュミットアンプ
（８）出力の周期数が基準周期数よりも多いと誤判断
し、即ちモータ（１）の回転数が希望の回転数よりも高
いと誤判断し、これよりモータ（１）の回転数を下降さ
せる為の減速信号を誤って出力してしまい、結果として
モータ（１）の回転数を希望の回転数よりも低くしてし
まっていた。即ちモータ（１）を正常に速度制御できな
い問題点があった。
（ニ）課題を解決するための手段 本発明は、前記問題点を解決するために為されたもので
あり、 モータを駆動する駆動回路と、前記モータの回転に応じ
て発生したFG信号の重畳ノイズを除去するシュミット回
路と、基準信号と前記シュミット回路の出力信号とを比
較する比較回路とを備え、該比較回路の比較結果に基づ
いて前記駆動回路を駆動することによって、前記モータ
の速度制御を行なうモータの速度制御回路において、 前記シュミット回路のヒステリシス幅を超えた前記FG信
号の重畳ノイズに応じて前記シュミット回路の出力信号
に現れたノイズを除去するノイズ除去回路を備え、 前記基準信号と前記ノイズ除去回路の出力信号とを前記
比較回路で比較することによって得られた比較結果に基
づいて、前記駆動回路を駆動することを特徴とする。
あり、 モータを駆動する駆動回路と、前記モータの回転に応じ
て発生したFG信号の重畳ノイズを除去するシュミット回
路と、基準信号と前記シュミット回路の出力信号とを比
較する比較回路とを備え、該比較回路の比較結果に基づ
いて前記駆動回路を駆動することによって、前記モータ
の速度制御を行なうモータの速度制御回路において、 前記シュミット回路のヒステリシス幅を超えた前記FG信
号の重畳ノイズに応じて前記シュミット回路の出力信号
に現れたノイズを除去するノイズ除去回路を備え、 前記基準信号と前記ノイズ除去回路の出力信号とを前記
比較回路で比較することによって得られた比較結果に基
づいて、前記駆動回路を駆動することを特徴とする。
（ホ）作用 本発明によれば、FG信号に重畳している重畳ノイズがシ
ュミット回路のヒステリシス幅を超えてしまった場合、
このFG信号の重畳ノイズに対応してシュミット回路出力
にはノイズが現れてしまうが、このノイズは、シュミッ
ト回路後段に設けたノイズ除去回路にそって除去され、
これより比較回路からは、モータを希望速度で回転させ
るための正確な比較結果が得られ、従って比較回路の比
較結果がフィードバックされる駆動回路によって、モー
タは正確に速度制御されることになる。
ュミット回路のヒステリシス幅を超えてしまった場合、
このFG信号の重畳ノイズに対応してシュミット回路出力
にはノイズが現れてしまうが、このノイズは、シュミッ
ト回路後段に設けたノイズ除去回路にそって除去され、
これより比較回路からは、モータを希望速度で回転させ
るための正確な比較結果が得られ、従って比較回路の比
較結果がフィードバックされる駆動回路によって、モー
タは正確に速度制御されることになる。
（ヘ）実施例 本発明の詳細を図示の実施例により具体的に説明する。
第１図において、（11）はノイズ除去回路であり、該ノ
イズ除去回路（11）は、分周回路（12）の分周クロック
CLKに基づいて動作し、シュミットアンプ（８）出力に
含まれるノイズを除去するものである。つまり、FGアン
プ（７）で増幅されたFG信号スの重畳ノイズの中で、シ
ュミットアンプ（８）のヒステリシス幅を超えた重畳ノ
イズは、該シュミットアンプ（８）で除去しきれない
為、この重畳ノイズに対応して該シュミットアンプ
（８）出力にはノイズが現れてしまう。そこでこのノイ
ズを除去し、モータ（１）を正確に速度制御するため
に、前記ノイズ除去回路（11）が設けられているのであ
る。尚、第１図において第５図と同一素子については同
一符号を付することにする。
イズ除去回路（11）は、分周回路（12）の分周クロック
CLKに基づいて動作し、シュミットアンプ（８）出力に
含まれるノイズを除去するものである。つまり、FGアン
プ（７）で増幅されたFG信号スの重畳ノイズの中で、シ
ュミットアンプ（８）のヒステリシス幅を超えた重畳ノ
イズは、該シュミットアンプ（８）で除去しきれない
為、この重畳ノイズに対応して該シュミットアンプ
（８）出力にはノイズが現れてしまう。そこでこのノイ
ズを除去し、モータ（１）を正確に速度制御するため
に、前記ノイズ除去回路（11）が設けられているのであ
る。尚、第１図において第５図と同一素子については同
一符号を付することにする。
以下、第１図のノイズ除去回路（11）の具体例及び動作
について説明する。
について説明する。
第２図はノイズ除去回路（11）の具体回路を示す回路図
である。第２図において、（12−１）（12−２）〜（12
−ｎ）はｎ段の第１のフリップフロップ群（ディレイド
タイプ）であり、前記フリップフロップ（12−１）のD1
（データ）端子にはシュミットアンプ（８）出力が印加
される。（13）はANDゲート（第１の論理積回路）であ
り、該ANDゲート（13）の入力端は前記フリップフロッ
プ群（12−１）（12−２）〜（12−ｎ）の各出力端子、
即ちQ1,Q2,…Qn端子と接続されている。（14−１）（14
−２）〜（14−ｎ′）はｎ′段の第２のフリップフロッ
プ群（ディレイドタイプ）であり、前記フリップフロッ
プ（14−１）のD1′端子は前記ANDゲート（13）の出力
端と接続される。（15）はANDゲート（第２の論理積回
路）であり、該ANDゲート（15）の入力端は前記フリッ
プフロップ群（14−１）（14−２）〜（14−ｎ′）の各
反転出力端子、即ちQ1′,Q2′，…Qn′端子と接続され
ており、該ANDゲート（15）の出力端は比較回路（９）
と接続される。更に前記フリップフロップ群（12−１）
（12−２）〜（12−ｎ），（14−１）（14−２）〜（14
−ｎ′）のCL（クロック）端子には、分周回路（12）の
分周クロックCLKが印加される。
である。第２図において、（12−１）（12−２）〜（12
−ｎ）はｎ段の第１のフリップフロップ群（ディレイド
タイプ）であり、前記フリップフロップ（12−１）のD1
（データ）端子にはシュミットアンプ（８）出力が印加
される。（13）はANDゲート（第１の論理積回路）であ
り、該ANDゲート（13）の入力端は前記フリップフロッ
プ群（12−１）（12−２）〜（12−ｎ）の各出力端子、
即ちQ1,Q2,…Qn端子と接続されている。（14−１）（14
−２）〜（14−ｎ′）はｎ′段の第２のフリップフロッ
プ群（ディレイドタイプ）であり、前記フリップフロッ
プ（14−１）のD1′端子は前記ANDゲート（13）の出力
端と接続される。（15）はANDゲート（第２の論理積回
路）であり、該ANDゲート（15）の入力端は前記フリッ
プフロップ群（14−１）（14−２）〜（14−ｎ′）の各
反転出力端子、即ちQ1′,Q2′，…Qn′端子と接続され
ており、該ANDゲート（15）の出力端は比較回路（９）
と接続される。更に前記フリップフロップ群（12−１）
（12−２）〜（12−ｎ），（14−１）（14−２）〜（14
−ｎ′）のCL（クロック）端子には、分周回路（12）の
分周クロックCLKが印加される。
まずフリップフロップ群（12−１）（12−２）〜（12−
ｎ），（14−１）（14−２）〜（14−ｎ′）の段数を等
しくした場合、例えばｎ＝ｎ′＝２とした場合における
ノイズ除去回路（11）の動作について第３図のタイミン
グチャートを用いて説明する。
ｎ），（14−１）（14−２）〜（14−ｎ′）の段数を等
しくした場合、例えばｎ＝ｎ′＝２とした場合における
ノイズ除去回路（11）の動作について第３図のタイミン
グチャートを用いて説明する。
第１図のFGアンプ（７）で増幅されたFG信号の重畳ノイ
ズの中で、シュミットアンプ（８）のヒステリシス幅を
超えた重畳ノイズが発生してしまい、この重畳ノイズに
対応して、シュミットアンプ（８）出力にノイズN1,N2
が現れたとする。詳しくはシュミットアンプ（８）出力
のＬレベル期間にＨレベルのパルスノイズN1が発生し、
且つシュミットアンプ（８）出力のＨレベル期間にＬレ
ベルのパルスノイズN2が発生したとする（第３図イ）。
そしてシュミットアンプ（８）出力がフリップフロップ
（12−１）のD1端子に印加されると、該フリップフロッ
プ（12−１）のQ1端子から第３図ロの波形が得られ、フ
リップフロップ（12−２）のQ2端子から第３図ハの波形
が得られる。これ等フリップフロップ（12−１）（12−
２）のQ1,Q2端子出力はANDゲート（13）に印加され、該
ANDゲート（13）からは第３図ニの波形が得られる。そ
の後、ANDゲート（13）出力はフリップフロップ（14−
１）のD1′端子に印加される為、該フリップフロップ
（14−１）のQ1′端子から第３図ホの波形が得られ、フ
リップフロップ（14−２）のQ2′端子から第３図ヘの波
形が得られる。これ等フリップフロップ（14−１）（14
−２）のQ1′,Q2′端子出力はANDゲート（15）に印加さ
れ、これより該ANDゲート（15）からは、第３図トに示
す様にパルスノイズN1,N2を除去した波形がノイズ除去
回路（11）出力として出力されることになる。ここで第
３図イの時刻t0,t1,t2は夫々第３図トの時刻t0′,t1′,
t2′に対応するが、時間t0〜t1,t1〜t2等の各周期は夫
々時間t0′〜t1′,t1′〜t2′等の各周期と等しくなる
為、言い換えれば第１図のシュミットアンプ（８）出力
とノイズ除去回路（11）出力の各対応サイクルが等しい
為、第１図においてノイズ除去回路（11）出力が比較回
路（９）に印加されると、該比較回路（９）からは、モ
ータ（１）を希望の回転数で回転させる為の正確な比較
結果が得られるのである。
ズの中で、シュミットアンプ（８）のヒステリシス幅を
超えた重畳ノイズが発生してしまい、この重畳ノイズに
対応して、シュミットアンプ（８）出力にノイズN1,N2
が現れたとする。詳しくはシュミットアンプ（８）出力
のＬレベル期間にＨレベルのパルスノイズN1が発生し、
且つシュミットアンプ（８）出力のＨレベル期間にＬレ
ベルのパルスノイズN2が発生したとする（第３図イ）。
そしてシュミットアンプ（８）出力がフリップフロップ
（12−１）のD1端子に印加されると、該フリップフロッ
プ（12−１）のQ1端子から第３図ロの波形が得られ、フ
リップフロップ（12−２）のQ2端子から第３図ハの波形
が得られる。これ等フリップフロップ（12−１）（12−
２）のQ1,Q2端子出力はANDゲート（13）に印加され、該
ANDゲート（13）からは第３図ニの波形が得られる。そ
の後、ANDゲート（13）出力はフリップフロップ（14−
１）のD1′端子に印加される為、該フリップフロップ
（14−１）のQ1′端子から第３図ホの波形が得られ、フ
リップフロップ（14−２）のQ2′端子から第３図ヘの波
形が得られる。これ等フリップフロップ（14−１）（14
−２）のQ1′,Q2′端子出力はANDゲート（15）に印加さ
れ、これより該ANDゲート（15）からは、第３図トに示
す様にパルスノイズN1,N2を除去した波形がノイズ除去
回路（11）出力として出力されることになる。ここで第
３図イの時刻t0,t1,t2は夫々第３図トの時刻t0′,t1′,
t2′に対応するが、時間t0〜t1,t1〜t2等の各周期は夫
々時間t0′〜t1′,t1′〜t2′等の各周期と等しくなる
為、言い換えれば第１図のシュミットアンプ（８）出力
とノイズ除去回路（11）出力の各対応サイクルが等しい
為、第１図においてノイズ除去回路（11）出力が比較回
路（９）に印加されると、該比較回路（９）からは、モ
ータ（１）を希望の回転数で回転させる為の正確な比較
結果が得られるのである。
尚、フリップフロップ群（12−１）（12−２）〜（12−
ｎ），（14−１）（14−２）〜（14−ｎ′）の段数をｎ
＝ｎ′とした場合において、シュミット回路（８）出力
に現れたノイズの中で、第２図回路にて除去可能なノイ
ズ幅は、前記ノイズに対応して初段のフリップフロップ
（12−１）のQ1端子から得られる出力幅T1を T1＝（ｎ−１）/f:（但しｆは分周クロックCLKの周波
数） とさせる幅でなければならない。
ｎ），（14−１）（14−２）〜（14−ｎ′）の段数をｎ
＝ｎ′とした場合において、シュミット回路（８）出力
に現れたノイズの中で、第２図回路にて除去可能なノイ
ズ幅は、前記ノイズに対応して初段のフリップフロップ
（12−１）のQ1端子から得られる出力幅T1を T1＝（ｎ−１）/f:（但しｆは分周クロックCLKの周波
数） とさせる幅でなければならない。
またこの場合において、シュミット回路（８）出力に現
れたノイズの中で、第２図回路にて除去可能なノイズ発
生位置は、シュミット回路（８）出力のレベル期間と、
シュミット回路（８）出力のＨレベル期間中の所定期間
のみである。ここで、該所定期間とは、フリップフロッ
プ（12−１）のQ1端子出力（第３図ロ）のＨレベル期間
において、立上がり（又は立下がり）エッヂから最大前
記幅T1だけ離れた位置に、ノイズに対応したフリップフ
ロップ（12−１）のQ1端子出力の立下がり（又は立上が
り）を位置させる様な期間でなければならない。
れたノイズの中で、第２図回路にて除去可能なノイズ発
生位置は、シュミット回路（８）出力のレベル期間と、
シュミット回路（８）出力のＨレベル期間中の所定期間
のみである。ここで、該所定期間とは、フリップフロッ
プ（12−１）のQ1端子出力（第３図ロ）のＨレベル期間
において、立上がり（又は立下がり）エッヂから最大前
記幅T1だけ離れた位置に、ノイズに対応したフリップフ
ロップ（12−１）のQ1端子出力の立下がり（又は立上が
り）を位置させる様な期間でなければならない。
以上のノイズ除去のための条件を満足するノイズがシュ
ミットアンプ（８）出力に現れたのならば、ANDゲート
（15）からはノイズを除去した波形が確実に得られるこ
とになり、これよりモータ（１）は正確に速度制御され
ることになる。
ミットアンプ（８）出力に現れたのならば、ANDゲート
（15）からはノイズを除去した波形が確実に得られるこ
とになり、これよりモータ（１）は正確に速度制御され
ることになる。
次にフリップフロップ群（14−１）（14−２）〜（14−
ｎ′）の段数をフリップフロップ群（12−１）（12−
２）〜（12−ｎ）の段数よりも多く設定した場合、例え
ばｎ＝2,n′＝３とした場合におけるノイズ除去回路（1
1）の動作について、第４図のタイミングチャートを用
いて説明する。
ｎ′）の段数をフリップフロップ群（12−１）（12−
２）〜（12−ｎ）の段数よりも多く設定した場合、例え
ばｎ＝2,n′＝３とした場合におけるノイズ除去回路（1
1）の動作について、第４図のタイミングチャートを用
いて説明する。
第１図のFGアンプ（７）で増幅されたFG信号の重畳ノイ
ズの中で、シュミットアンプ（８）のヒステリシス幅を
超えた重畳ノイズが発生してしまい、この重畳ノイズに
対応して、シュミットアンプ（８）出力にノイズN3,N4
が現れたとする。詳しくはシュミットアンプ（８）出力
のＬレベル期間にＨレベルのパルスノイズN3が発生し、
且つシュミットアンプ（８）出力のＨレベル期間にＬレ
ベルのパルスノイズN4が発生したとする（第４図イ）。
そしてシュミットアンプ（８）出力がフリップフロップ
（12−１）のD1端子に印加されると、該フリップフロッ
プ（12−１）のQ1端子から第４図ロの波形が得られ、フ
リップフロップ（12−２）のQ2端子から第４図ハの波形
が得られる。これ等フリップフロップ（12−１）（12−
２）のQ1,Q2端子出力はANDゲート（13）に印加され、該
ANDゲート（13）からは第４図ニの波形が得られる。そ
の後、ANDゲート（13）出力はフリップフロップ（14−
１）のD1′端子に印加される為、該フリップフロップ
（14−１）のQ1′端子から第４図ホの波形が得られ、フ
リップフロップ（14−２）のQ2′端子から第４図ヘの波
形が得られ、更に３段目のフリップフロップ（図示せ
ず）のQ3′端子から第４図トの波形が得られる。これ等
フリップフロップのQ1′,Q2′,Q3′端子出力はANDゲー
ト（15）に印加され、これより該ANDゲート（15）から
は、第４図チに示す様にパルスノイズN3,N4を除去した
波形がノイズ除去回路（11）出力として出力されること
になる。ここで第４図イの時刻t3,t4は夫々第４図チの
時刻t3′,t4′に対応しており、期間t3〜t4は期間t3′
〜t4′と略等しく、即ち第１図のシュミットアンプ
（８）出力とノイズ除去回路（11）出力の各対応サイク
ルは略等しくなる。但し、ｎ＜ｎ′（＝ｎ＋１）の場合
にシュミットアンプ（８）出力の所定サイクルに対応す
るノイズ除去回路（11）出力の対応サイクルは、前述し
たｎ＝ｎ′の場合にシュミットアンプ（８）出力及びノ
イズ除去回路（11）出力の各対応サイクルが等しくなる
状態と比べて、誤差を含むことになる。ところが、この
誤差は、モータ（１）を希望の回転数で回転させるのに
支障のない範囲である。従ってｎ＝ｎ′の場合と同様
に、ノイズ除去回路（11）出力が比較回路（９）に印加
されると、該比較回路（９）からは、モータ（１）を希
望の回転数で回転させる為の正確な比較結果が得られる
のである。
ズの中で、シュミットアンプ（８）のヒステリシス幅を
超えた重畳ノイズが発生してしまい、この重畳ノイズに
対応して、シュミットアンプ（８）出力にノイズN3,N4
が現れたとする。詳しくはシュミットアンプ（８）出力
のＬレベル期間にＨレベルのパルスノイズN3が発生し、
且つシュミットアンプ（８）出力のＨレベル期間にＬレ
ベルのパルスノイズN4が発生したとする（第４図イ）。
そしてシュミットアンプ（８）出力がフリップフロップ
（12−１）のD1端子に印加されると、該フリップフロッ
プ（12−１）のQ1端子から第４図ロの波形が得られ、フ
リップフロップ（12−２）のQ2端子から第４図ハの波形
が得られる。これ等フリップフロップ（12−１）（12−
２）のQ1,Q2端子出力はANDゲート（13）に印加され、該
ANDゲート（13）からは第４図ニの波形が得られる。そ
の後、ANDゲート（13）出力はフリップフロップ（14−
１）のD1′端子に印加される為、該フリップフロップ
（14−１）のQ1′端子から第４図ホの波形が得られ、フ
リップフロップ（14−２）のQ2′端子から第４図ヘの波
形が得られ、更に３段目のフリップフロップ（図示せ
ず）のQ3′端子から第４図トの波形が得られる。これ等
フリップフロップのQ1′,Q2′,Q3′端子出力はANDゲー
ト（15）に印加され、これより該ANDゲート（15）から
は、第４図チに示す様にパルスノイズN3,N4を除去した
波形がノイズ除去回路（11）出力として出力されること
になる。ここで第４図イの時刻t3,t4は夫々第４図チの
時刻t3′,t4′に対応しており、期間t3〜t4は期間t3′
〜t4′と略等しく、即ち第１図のシュミットアンプ
（８）出力とノイズ除去回路（11）出力の各対応サイク
ルは略等しくなる。但し、ｎ＜ｎ′（＝ｎ＋１）の場合
にシュミットアンプ（８）出力の所定サイクルに対応す
るノイズ除去回路（11）出力の対応サイクルは、前述し
たｎ＝ｎ′の場合にシュミットアンプ（８）出力及びノ
イズ除去回路（11）出力の各対応サイクルが等しくなる
状態と比べて、誤差を含むことになる。ところが、この
誤差は、モータ（１）を希望の回転数で回転させるのに
支障のない範囲である。従ってｎ＝ｎ′の場合と同様
に、ノイズ除去回路（11）出力が比較回路（９）に印加
されると、該比較回路（９）からは、モータ（１）を希
望の回転数で回転させる為の正確な比較結果が得られる
のである。
尚、フリップフロップ群（12−１）（12−２）〜（12−
ｎ），（14−１）（14−２）〜（14−ｎ′）の段数関係
をｎ＜ｎ′とした場合において、シュミット回路（８）
出力に現れたノイズの中で、第２図回路にて除去可能な
ノイズ幅は、以下の通りである。つまりシュミットアン
プ（８）出力のＬレベル期間においては、前記ノイズに
対応して初段のフリップフロップ（12−１）のQ1端子か
ら得られる出力幅T2をT2＝T1とさせるノイズ幅でなけれ
ばならない。またシュミットアンプ（８）出力のＨレベ
ル期間においては、前記ノイズに対応して初段のフリッ
プフロップ（12−１）のQ1端子から得られる出力幅T3を T3＝（ｎ′−ｎ）/f とさせる幅でなければならない。
ｎ），（14−１）（14−２）〜（14−ｎ′）の段数関係
をｎ＜ｎ′とした場合において、シュミット回路（８）
出力に現れたノイズの中で、第２図回路にて除去可能な
ノイズ幅は、以下の通りである。つまりシュミットアン
プ（８）出力のＬレベル期間においては、前記ノイズに
対応して初段のフリップフロップ（12−１）のQ1端子か
ら得られる出力幅T2をT2＝T1とさせるノイズ幅でなけれ
ばならない。またシュミットアンプ（８）出力のＨレベ
ル期間においては、前記ノイズに対応して初段のフリッ
プフロップ（12−１）のQ1端子から得られる出力幅T3を T3＝（ｎ′−ｎ）/f とさせる幅でなければならない。
またこの場合において、前述したノイズ幅の条件を満足
するノイズであれば、該ノイズはシュミットアンプ
（８）出力のH,Lレベル期間の如何なる位置にも現れて
も、第２図回路にて除去されることになり、その結果、
モータ（１）は正確に速度制御されることになる。
するノイズであれば、該ノイズはシュミットアンプ
（８）出力のH,Lレベル期間の如何なる位置にも現れて
も、第２図回路にて除去されることになり、その結果、
モータ（１）は正確に速度制御されることになる。
以上より本実施例によれば、フリップフロップ群（12−
１）（12−２）〜（12−ｎ），（14−１）（14−２）〜
（14−ｎ′）の段数を等しくすれば、ノイズ除去回路
（11）からはシュミットアンプ（８）出力と等しいサイ
クルのノイズ除去出力が得られ、またフリップフロップ
群（14−１）（14−２）〜（14−ｎ′）の段数をフリッ
プフロップ群（12−１）（12−２）〜（12−ｎ）の段数
より多くすれば、シュミットアンプ（８）出力の如何な
る位置にノイズが発生しても、ノイズ除去回路（11）で
除去できることになる。従って、モータ（１）は正確に
速度制御されるのである。
１）（12−２）〜（12−ｎ），（14−１）（14−２）〜
（14−ｎ′）の段数を等しくすれば、ノイズ除去回路
（11）からはシュミットアンプ（８）出力と等しいサイ
クルのノイズ除去出力が得られ、またフリップフロップ
群（14−１）（14−２）〜（14−ｎ′）の段数をフリッ
プフロップ群（12−１）（12−２）〜（12−ｎ）の段数
より多くすれば、シュミットアンプ（８）出力の如何な
る位置にノイズが発生しても、ノイズ除去回路（11）で
除去できることになる。従って、モータ（１）は正確に
速度制御されるのである。
（ト）発明の効果 本発明によれば、シュミット回路のヒステリシス幅を超
えたFG信号の重畳ノイズに応じてシュミット回路出力に
現れたノイズを、ノイズ除去回路で除去できる為、これ
よりモータを正確に速度制御できる利点が得られる。
えたFG信号の重畳ノイズに応じてシュミット回路出力に
現れたノイズを、ノイズ除去回路で除去できる為、これ
よりモータを正確に速度制御できる利点が得られる。
【図面の簡単な説明】 第１図は本発明のモータの速度制御回路を示すブロック
図、第２図はノイズ除去回路の具体回路を示す回路図、
第３図及び第４図は第１図の各部波形を示すタイミング
チャート、第５図は従来のモータの速度制御回路を示す
ブロック図である。 （１）……モータ、（４）……駆動回路、（８）……シ
ュミットアンプ、（９）……比較回路、（11）……ノイ
ズ除去回路。
図、第２図はノイズ除去回路の具体回路を示す回路図、
第３図及び第４図は第１図の各部波形を示すタイミング
チャート、第５図は従来のモータの速度制御回路を示す
ブロック図である。 （１）……モータ、（４）……駆動回路、（８）……シ
ュミットアンプ、（９）……比較回路、（11）……ノイ
ズ除去回路。
Claims (2)
- 【請求項１】モータを駆動する駆動回路と、前記モータ
の回転に応じて発生したFG信号の重畳ノイズを除去する
シュミット回路と、基準信号と前記シュミット回路の出
力信号とを比較する比較回路とを備え、該比較回路の比
較結果に基づいて前記駆動回路を駆動することによっ
て、前記モータの速度制御を行うモータの速度制御回路
において、 前記シュミット回路の出力信号が印加される複数段の第
１のフリップフロップ群と、該第１のフリップフロップ
群の各出力段に得られる非反転出力信号の論理積を演算
する第１の論理積回路と、該第１の論理積回路の出力信
号が印加される複数段の第２のフリップフロップ群と、
該第２のフリップフロップ群の各出力段に得られる反転
出力信号の論理積を演算する第２の論理積回路と、を含
み、前記シュミット回路のヒステリシス幅を超えた前記
FG信号の重畳ノイズに応じて前記シュミット回路の出力
信号に現れたノイズを除去するノイズ除去回路を備え、 前記基準信号と前記ノイズ除去回路の出力信号とを前記
比較回路で比較することによって得られた比較結果に基
づいて、前記駆動回路を駆動することを特徴としたモー
タの速度制御回路。 - 【請求項２】前記第２のフリップフロップ群の段数は、
前記第１のフリップフロップ群の段数以上であることを
特徴とする請求項（１）記載のモータの速度制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127323A JPH0759156B2 (ja) | 1989-05-19 | 1989-05-19 | モータの速度制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127323A JPH0759156B2 (ja) | 1989-05-19 | 1989-05-19 | モータの速度制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02307382A JPH02307382A (ja) | 1990-12-20 |
| JPH0759156B2 true JPH0759156B2 (ja) | 1995-06-21 |
Family
ID=14957090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127323A Expired - Lifetime JPH0759156B2 (ja) | 1989-05-19 | 1989-05-19 | モータの速度制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759156B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143018A (en) * | 1980-04-07 | 1981-11-07 | Hitachi Ltd | Noise rejecting circuit |
| JPS59153485A (ja) * | 1983-02-18 | 1984-09-01 | Toshiba Corp | 直流モ−タサ−ボ装置 |
-
1989
- 1989-05-19 JP JP1127323A patent/JPH0759156B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02307382A (ja) | 1990-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080621 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |