JPH07508610A - 並列バスシステムを備えたデータ伝送装置 - Google Patents

並列バスシステムを備えたデータ伝送装置

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JPH07508610A JP6510560A JP51056094A JPH07508610A JP H07508610 A JPH07508610 A JP H07508610A JP 6510560 A JP6510560 A JP 6510560A JP 51056094 A JP51056094 A JP 51056094A JP H07508610 A JPH07508610 A JP H07508610A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 並列バスシステムを備えたデータ伝送装置本発明は、アドレスバス、データバス 及び制御バスから構成された並列バスシステムと、このパスシテスムに接続され た複数のユニットとを備えたデータ伝送装置に関する。
この種の装置はドイツ特許出願第P4121152.9号明細書によって提案さ れている。この既提案においてはユニットはサブラック内の差込み部に接続され ている。ユニットの内の1つはアクセスサイクル中に処理装置として他のユニッ トの1つにアドレス制御式に読出しアクセス又は書込みアクセスする。アクセス サイクルは擾乱のないアクセスの場合処理装置へのACK (it定応答)信号 でもって終了する。自動化装置ではユニットは例えば中央コントローラモジュー ル、入出カモジュール、通信プロセッサ又はインターフェース・モジュールとし て形成される。自動化装置のサブラックはそのバンクパネルに差込み部内のユニ ットの電気的接続を行うための1つ又は複数のバスプリント板を有している。自 動化の課題を解決するための制御iIプログラムを取扱う中央コントローラモジ ュールは二のバックパネルバスを介して他のモジュールへ読出しアクセス又は書 込みアクセスする。後者のモジュールは、アクセスが成功裏に実施される場合に は、ACK信号Readyでもってアクセスを終了する。アクセス時間は中央コ ントローラモジエールのいわゆるタイマーによって監視される。中央コントロー ラモジュールがACK信号を検知することなく、このタイマーが動作終了する場 合には、この中央コントローラモジュールはアクセスを失敗の下に中断する。複 雑な自動化課題用の自動化装置は1つの中央コントローラと、これに接続された 複数の拡張装置とからしばしば構成される。存在していないユニット又は欠陥の あるユニットへのアクセスを監視するためのタイマーの走行時間は、誤報告を確 実に排除し得るようにするために、確実性を増す分だけ高められて自動化装置の 最長アクセス期間に設定さ机なければならない、従って、時間測定によってアク セスエラーを検知するための時間(QVZ=ACK遅延)はこの検知方法の場合 にはエラーのないアクセスの最長時間より常に長い、さらに、タイマーの設定は 複雑な問題である。何故ならば、アクセス時間は多数のパラメータに依存するか らである。
QVZ時間はあまりにも大きく設定してはならない、というのは、この。■z時 間はバス保持時間を基本的に決定し、システムパワーに擾乱的に作用するからで ある。
上述したACK方法は二項点間接続、即ち、一方のユニットがら他方のユニット へのデータ伝送に適する。1つのユニットと複数の他のアドレス指定されたユニ ットとの間のp、cKWImされた伝送はしがしながら可能ではない、というの は、最高速度で応答するユニットのACK報告はドミナントであり、遅いACK 報告の生起時点を隠してしまうからである。最後に行われたACKはそのために 検知可能ではない、複数のユニットへの伝送は時間制御されて展開される。その 場合、タイムスロットパターンは上述したQVZ時間の大きさである。従って、 複数のユニットへアクセスするために必要な時間は二地点間アクセスのために必 要な最長時間より長い。
本発明は、肯定応答しないアドレスへのアクセスの最適時間での中断並びに同時 に複数のユニットへのAcK!IiI制御されたアクセスを可能にする並列バス システムを備えたデータ伝送装置を提供することを!!!題とする。
ごの課題を解決するために、本発明による装置は請求項1の特徴部分を存する。
本発明による装置の有利な実施態様は請求項2乃至7に記載されている。
次に、本発明の一実施例が示されている図面に基づいて、本発明並びにその実施 態様及び利点を詳細に説明する。
UjJlは本発明による装置のブロック図を示す。
図2は主要な制御信号のタイムチャートを示す。
図1において、4つのユニット3.4.5.6が接続されている第1制j’lJ ライノl及び第2制御ライン2は、プルアップ抵抗7.8によってハイレベルに もたらされている。処理装置としてのユニット3は第1制御ライン1のレベルを ACK信号Readyとして評価し、第2制御ライン2のレベルを報告信号SR (システム・レゾイノとして評価する。スイッチ9.1o、11を介してユニッ ト4.5.6内のACK信号Ready、及びスイッチ12.13.14を介し てユニット4.5.6内の報告信号SRがそれぞれローレベルにもたらされる。
静止状蓼ではACKIZ号Readyのスイッチ9.1O111は全て開いてい る。従って、第1制御ライン1はハイレベルにある。それとは逆に、報告信号S Rのスイッチ12.13.14は静止状態では閉じており、それゆえ第2制御ラ イン2はローレベルになっている。ユニット4.5又は6の1つがそのスイッチ 9.10又は1】のスイッチング状態を変化させると、第1制御ラインlのレベ ルは直ちにローにもたらされる。従って、第1制御ライン1のローレベルはドミ ナント状態と称することができる。というのは、このローレベルはリセシブ状態 としてのハイレベルに重なるからである。それに対して、第2制2TIライン2 ではスイッチ12.13.14の1つが開いても何も変化しない、即ち、ドミナ ントロー状態は操作されない他の両スイッチによって維持され続ける。
図2はACK信号Ready、報告信号SR及び二地点間アクセスの際の続出し サイクルのための読出し信号RDのタイムチャートを示す*(FA出し及び書込 みのない)静止期間では全てのユニットは報告信号SRをローレベルに保持して いる。読出し信号RDの立下がりエツジ15によって、アドレス指定されない全 てのユニットは報告信号SRをハイレベルに切換える。アドレス指定されたモジ エールは、報告信号SRを、同様に続出しくS号rlDの立下がりエツジ15の 後、データの受取りもしくは引渡しが行われるまでずっと、ローレベルに維持し ている。報告43号SRの立上がりエツジ16の時点でデータの引渡しが終了す る。同時にACK+δ号Readyは立下がりエツジ17でもってローレベルへ 切換えられる。ACK信号Readyのローレベルは処理装置にとってはアクセ スを順序通りに終わらずためのACK情報である。報告信号SRのレベルはこの 場合には重要ではない、読出し信号RDの立上がりエツジ18は全てのユニット を、図2では報告信号SRの立下がりエツジ19、及びACK信号Readyの 立上がりエツジ20で静止状態にする。上述した二地点間アクセスのタイムチャ ートは図2に示されているタイムチャートに一致している。ただ読出し信号RD が書込み信号WRに置き換わるだけである。
第1制御ライン及び第2制御ラインに同時にACK信号及び報告信号のハイレベ ルが生ずる場合、これは、指定されたアドレスにユニットが応答しないことを、 a味する。この理由は誤アドレス指定、又は差込み部にユニットが存在していな いことである。この状態は装置内において読出し信号RD又は書込み信号WRの 立下がりエツジ後殆ど1.5μsT:を利に検知される。
報告信号SR用の第2制御ラインを自由に使うことのできないユニットの接続の ために、ユニットとバスシステムとの間にアダプタを挿入することができる。
このアダプタはタイマーによって報告信号SRを作成する。このタイマーの動作 時間はアクセスサイクルの最長時間を上回らなければならない、アクセスサイク ルはアダプタがACK信号Readyのローレベルを検知したら直ちに中断され る。かかるユニットがアダプタから引出され、そしてアクセスが行われる場合、 アクセスの中断はタイマーの動作終了後に行うことができる。アダプタによって 新しい装置と従来自由に使うことのできたユニットとの互換性が保証される。
中央コントローラを拡張装置に結合するために使われるインターフェース・モジ ュールは、拡張装置内のユニットにアクセスする隙の報告信号MRを、その結合 線内の最も遠いユニットが読出し信号又は書込み信号を受信してその報告信号が 中央コントローラへ返送されるまで、ローレベルに維持する。このために必要な 時間は結合線内の最大信号走行時間の2倍に相当する。インターフェース・モジ ュールはこの時間情報をその個々の結合線タイミングから又はユニットのケーブ ル長に関する情報から推定する。
図1におけるユニット4.5.6による報告信号SRの発生は次のようにして行 われる。
1 アクセスがバスシステムを介して行われない場合、各ユニット4.5.6は スイッチ12.13.14の閉成により報告信号SRを活性化し、またスイッチ 9.10.11の開成によりACK信号Readyを不活性化する。
2、アクセスがバスシステムを介して行われる場合、アクセスを検知してアドレ スに基づいて該当していないことを確認するユニットはスイッチ12.13又は 14の開成により報告信号SRを不活性化する。
3、アクセスを検知してアドレスに基づいて該当していることを確認するユニッ トは、このユニットがこのアクセスへの反応を終了させるのと同時に、それらの スイッチの開成により報告信号SRを不活性化する。
不活性な報告信号SRの場合、それゆえ全てのユニット4.5.6はアクセスを 検知するかもしくは終了させる。それとは逆に、活性な報告信号SRの場合、ア クセスへの反応をまだ終了させない少なくとも1つのユニット4.5又は6が存 在する。
A CK信号Rea’dyの評価と報告信号SRの評価との組合わせによって、 処理装置3は二地点間アクセスの際に装置の状態に関する次の結論を出すことが できる。
1、ACK信号Readyが不活性であり、報告信号SRが活性である場合、ア クセスはまだ続行される。
2、ACK信号Readyが活性である場合、アクセスは終了し、ユニ・ント4 .5.6の少なくとも1つが応答する。その際、報告信号SRのレベルは重要で はない。
3、ACK信号Ready及び報告信号SRが不活性である場合、全てのユニッ ト4.5.6は確かにアクセスを検知するが、しかしながら重要とは見做されな い、この場合は誤アドレス指定又は存在していないユニットへのアクセスに相当 する。
ユニット4.5又は6の複数に同時にアクセスする際には、報告信号SRだけが 処理装置3によって評価されなければならない、報告信号SRが活性である限り 、アクセスはまだ続行される。アクセスは、報告信号SRが不活性に切換えられ たら、直ちに終了する。というのは、全てのスレーブはアクセスに無関心である か又はアクセスへの反応を終了するからである。
本発明による装置によれば、有利なやり方で、二地点間アクセス並びに多地点間 アクセスの際に最良の反応時間が保証される。誤アドレス指定の検知又は存在し ていないユニットへのアクセスの検知は常に出来る限り短い時間内で行われる。
何故ならば、手順がシステム内に実際に存在する走行時間に整合するからである 。
処理装置が異なった走行時間を有する複数のユニットへの書込みアクセスを実行 し、そして報告信号SRを有する全てのアドレス指定されたユニットが書込まれ た情報の受取りを1定応答すると、処理装置は報告信号SRをノ\イレベルで検 査する際、全て低下する際の情報が確実に到来するというTI′I実性を有する 。ここでは、常に出来る限り短い時間にて展開される同期バスアクセスがほぼ実 現される。何故ならば、手順がシステム内に実際に存在する走行時間に適応する からである。
アクセスは装置内で同期して行われる。その場合、2つの任意のアドレス指定さ れたユニット間の走行時間ジッタは装置内部の最大信号走行時間より小さいか又 は同しである。
FIGI F162 フロントページの続き (72)発明者 ポーツエンハルト、ヨハネスドイツ連邦共和国 デー−762 75エトリンゲン プラントシュトレームシュトラーセ6 (72)発明者 ライグスネリング、フランツドイツ連邦共和国 デー−762 75エトリンゲン アホルンヴ工−り 95 デー(72)発明者 プファツタ イヒアー、ウニルナ−ドイツ連邦共和国 デー−76327プフインツタール  リトナーシュトラーセ 36(72)発明者 シエーウエ、フランツークレメン スドイツ連邦共和国 デー−76227カールスルーエ フンカーシュトラーセ  21

Claims (7)

    【特許請求の範囲】
  1. 1.アドレスバス、データバス及び制御バスから構成された並列バスシステムと 、このバスシテスムに接続された複数のユニット(3、4、5、6)とを備え、 アクセスサイクルにおいて第1のユニット(3)によってアドレス指定された1 つ又は複数のユニットがアクセスに肯定応答するACK信号を伝送するための第 1の制御ライン(1)と、第1ユニット(3)へ他のユニット(4、5、6)か ら、報告信号(SR)がドミナント状態及びリセシブ状態を有しまたアクセスサ イクル以外では全てのユニットがドミナント状態を作り、アクセスサイクル中に はアドレス指定されたユニットだけがドミナント状態を作ることによって、接続 されているユニットがアドレス指定されたか否かを届け出る報告信号(SR)を 伝送するための第2の制御ライン(2)とを設けたことを特徴とする並列バスシ ステムを備えたデータ伝送装置。
  2. 2.ACK信号(Ready)はドミナント状態及びリセシブ状態を有し、また アドレス指定されたユニットはアクセスサイクル中に肯定応答としてのドミナン ト状態を作り、ユニットはその他の場合にリセシブ状態を作ることを特徴とする 請求項1記載の装置。
  3. 3.ユニットは1つのサブラック内のモジュールであることを特徴とする請求項 1又は2記載の装置。
  4. 4.ユニットは複数のサブラック内のモジユールであり、また第2制御ラインは 全てのサブラック内へ導かれることを特徴とする請求項1又は2記載の装置。
  5. 5.報告信号を作ることのできないモジュールは、肯定応答が生起する際にドミ ナント状態を維持して他の場合には少なくともアクセスサイクルの最長時間だけ 遅れてリセシブ状態を取る報告信号を発生するアダプタを介してバスシステムに 接続されることを特徴とする請求項3又は4記載の装置。
  6. 6.第2制御ライン(2)はプルアップ抵抗(8)を備え、またユニット(3、 4、5、6)はオープン・コレクタ形出力端が第2制御ライン(2)に接続され ることを特赦とする請求項1乃至5の1つに記載の装置。
  7. 7.装置は自動化装置の構成要素であることを特徴とする請求項1乃至5の1つ に記載の装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153712B1 (ko) * 2005-09-27 2012-07-03 삼성전자주식회사 멀티-포트 sdram 엑세스 제어장치와 제어방법
FR3100628B1 (fr) * 2019-09-10 2023-04-14 St Microelectronics Grenoble 2 Communication par bus CAN

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128883A (en) * 1977-09-30 1978-12-05 Ncr Corporation Shared busy means in a common bus environment
US4310896A (en) * 1979-11-13 1982-01-12 General Electric Company Method of interfacing remote units to a central microprocessor
US4710871A (en) * 1982-11-01 1987-12-01 Ncr Corporation Data transmitting and receiving apparatus
US4635186A (en) * 1983-06-20 1987-01-06 International Business Machines Corporation Detection and correction of multi-chip synchronization errors
DE3333807A1 (de) * 1983-09-19 1985-04-11 Siemens AG, 1000 Berlin und 8000 München Speicherprogrammierbares automatisierungsgeraet
JPH0276057A (ja) * 1988-09-13 1990-03-15 Toshiba Corp I/oリカバリ方式
US5070443A (en) * 1989-09-11 1991-12-03 Sun Microsystems, Inc. Apparatus for write handshake in high-speed asynchronous bus interface

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