EP0667014B1 - Anordnung zur datenübertragung mit einem parallelen bussystem - Google Patents

Anordnung zur datenübertragung mit einem parallelen bussystem Download PDF

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EP0667014B1
EP0667014B1 EP93923453A EP93923453A EP0667014B1 EP 0667014 B1 EP0667014 B1 EP 0667014B1 EP 93923453 A EP93923453 A EP 93923453A EP 93923453 A EP93923453 A EP 93923453A EP 0667014 B1 EP0667014 B1 EP 0667014B1
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EP
European Patent Office
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units
signal
access
addressed
dominant
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EP93923453A
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English (en)
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Michael Abert
Siegfried Block
Johannes Bozenhardt
Franz Leigsnering
Werner Pfatteicher
Franz-Clemens Schewe
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method

Definitions

  • the invention relates to an arrangement for data transmission with a parallel bus system consisting of address, Data and control bus, and with several connected to it Units and an assembly and an adaptation device for such an arrangement.
  • the units occupy slots in a rack. One of them is attacking during reading an access cycle as a processing unit or write to one of the other units address controlled to. The access cycle is at a trouble-free Access to the processing unit with an acknowledgment signal completed.
  • the Units e.g. B. as a central module, input and output module, Communication processor or interface module educated.
  • the rack of an automation device has one or more bus circuit boards on its rear wall for the electrical connection of the units in the slots.
  • the central module which is a control program processed to solve an automation task, accesses via this backplane bus or writing to other assemblies with a Acknowledgment signal Ready, terminate the access if the Access was successful.
  • the access time is by a so-called timer of the central module supervised. If this has expired without the Central module has recognized an acknowledgment signal, breaks these unsuccessfully.
  • An automation device for more complex automation tasks often consists of one central device and several connected to it Expansion devices.
  • the Setting the timer is a complex problem because of the Access times depend on many parameters. The QVZ time must also not be set too large, since it determines the bus occupancy period and is annoying affects system performance.
  • the acknowledgment procedure described above is for one Point-to-point connection, i.e. H. for data transmission from one unit to another.
  • a receipt controlled Transfer between one unit and several other addressed units is not possible, because the receipt message is the fastest responding Unit is dominant and the time of appearance later Acknowledgment messages hidden. The last receipt is therefore not recognizable.
  • One transfer to several Units must be timed, whereby the Time grid on the order of the QVZ time mentioned above lies. The one for access to multiple units The time required is therefore longer than the maximum required Time for a point-to-point access.
  • the invention has for its object an arrangement for data transmission with a parallel bus system create a time-optimized termination of an access to a non-acknowledging address and one Acknowledgment-controlled access to several at the same time Units.
  • the invention also relates to an assembly and a Adaptation device for such an arrangement.
  • a first control line 1 and second 2, to which four units 3, 4, 5 and 6 are connected are by pull-up resistors 7 and 8 Pulled high level.
  • Unit 3 as a processing unit evaluates the level on the first control line 1 as Acknowledgment signal Ready and the level on the second Control line 2 as signaling signal SR (System Ready).
  • the acknowledgment signal can be switched 9, 10 and 11 Ready, the signal SR via switches 12, 13 and 14 in units 4, 5 and 6 are set to low level.
  • the switches 9, 10 and 11 of the acknowledgment signal Ready all open.
  • the first control line 1 is therefore high. Against that are Switches 12, 13 and 14 of the signaling signal SR in the idle state closed, so that on the second control line 2 low level is switched.
  • the level on the first control line 1 goes up immediately Pulled low. Low level can therefore be on the first control line 1 can be called the dominant state because it superimposed the high level as a recessive state. In contrast changes on the second control line 2 by opening one of the switches 12, 13 or 14 nothing; of the dominant low state remains through the other two, switch not received.
  • Figure 2 shows a timing diagram of the acknowledgment signal Ready, the message signal SR and the read signal RD for a read cycle for a point-to-point access.
  • the signal signal SR In everyone is at rest (no reading or writing) Units the signal signal SR at low level. With the falling edge 15 of the read signal RD all switch unaddressed units the signal SR at high level. Addressed modules also keep the message signal SR the falling edge of the read signal RD for so long Low level until the transfer or transfer of data is done. At the time of the rising edge 16 of the The SR signaling signal is complete. At the same time, the acknowledgment signal is ready with the falling edge 17 switched to low level. The low level of the acknowledgment signal is ready for the processing unit the receipt information to access to end properly.
  • the level of the signal SR is irrelevant in this case.
  • a rising edge 18 of the read signal RD now puts all units in the Idle state, seen in Figure 2 on a falling Edge 19 of the signal SR and a rising edge 20 of the acknowledgment signal Ready.
  • the timing diagram of one writing point-to-point access corresponds to that in Figure 2 shown; only the read signal is RD to be replaced by a write signal WR.
  • For connecting units that do not have a second control line can have an adaptation device for the signal SR between the unit and the bus system be inserted. This generates the message signal SR a timer, the expiry time of which is the longest Access cycle must exceed. It is canceled as soon as the adaptation device has a low level of Acknowledgment signal Ready recognized. If such a unit is pulled out of the adaptation device and an access access can be canceled only after expiration of the timer.
  • the adaptation device is the compatibility of the new arrangement with previous ones available units.
  • Interface modules for coupling a central device serve with expansion devices, hold the message signal SR when accessing units in an expansion device on low level until the most distant unit in receive the read or write signal in their coupling lines and has returned its signal to the central device.
  • the time required for this is double maximum signal runtime in the line. This time information the interface module takes from its individual string timing or the information about the cable length of the Units.
  • the inventive Arrangement for both point-to-point access and Multi-point access ensures an optimal response time.
  • the detection of incorrect addressing or access to a non-existent unit always in the fastest possible time because the procedure to the runtimes actually existing in the system adjusts.
  • a processing unit executes a write access several units with different terms through and acknowledge all addressed units with the message signal SR then took over the written information the processing unit when checking the message signal SR high-level certainty that the information arrived safely at all sinks.
  • a synchronous bus access which is always in the fastest possible time because the procedure based on the actual run times in the system adapted.

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Description

Die Erfindung betrifft eine Anordnung zur Datenübertragung mit einem parallelen Bussystem, bestehend aus Adreß-, Daten- und Steuerbus, und mit mehreren daran angeschlossenen Einheiten und eine Baugruppe und eine Adaptionseinrichtung für eine derartige Anordnung.
Eine derartige Anordnung wird in der deutschen Patentanmeldung DE-A-4 121 152 vorgeschlagen. Die Einheiten belegen dort Steckplätze in einem Baugruppenträger. Eine von ihnen greift während eines Zugriffszyklus als Verarbeitungseinheit lesend oder schreibend auf eine der andere Einheiten adreßgesteuert zu. Der Zugriffszyklus wird bei einem störungsfreien Zugriff mit einem Quittungssignal an die Verarbeitungseinheit beendet. In Automatisierungsgeräten werden die Einheiten z. B. als Zentralbaugruppe, Ein- und Ausgabebaugruppe, Kommunikationsprozessor oder Interface-Modul ausgebildet. Der Baugruppenträger eines Automatisierungsgerätes besitzt an seiner Rückwand eine oder mehrere Busleiterplatten zur elektrischen Verbindung der Einheiten in den Steckplätzen. Die Zentralbaugruppe, die ein Steuerprogramm zur Lösung einer Automatisierungsaufgabe bearbeitet, greift über diesen Rückwandbus lesend oder schreibend auf andere Baugruppen zu, die mit einem Quittungssignal Ready den Zugriff beenden, falls der Zugriff erfolgreich ausgeführt wurde. Die Zugriffszeit wird von einem sogenannten Timer der Zentralbaugruppe überwacht. Falls dieser abgelaufen ist, ohne daß die Zentralbaugruppe ein Quittungssignal erkannt hat, bricht diese den Zugriff erfolglos ab. Ein Automatisierungsgerät für komplexere Automatisierungsaufgaben besteht häufig aus einem Zentralgerät und mehreren mit diesem verbundenen Erweiterungsgeräten. Die Laufzeit des Timers zur Überwachung von Zugriffen auf nicht existierende oder defekte Einheiten muß auf die längste Zugriffsdauer des Automatisierungsgerätes, erhöht um einen Sicherheitszuschlag, eingestellt werden, um Fehlmeldungen sicher ausschließen zu können. Daher ist die Zeit zur Erkennung eines Zugriffsfehlers (QVZ = Quittungsverzug) durch Zeitmessung bei diesem Erkennungsverfahren immer größer als die maximale Zeit eines fehlerfreien Zugriffs. Zudem ist die Einstellung des Zeitgebers ein komplexes Problem, weil die Zugriffszeiten von vielen Parametern abhängen. Die QVZ-Zeit darf auch nicht zu groß eingestellt werden, da sie maßgebend die Busbelegungsdauer bestimmt und sich störend auf die Systemleistung auswirkt.
Das oben beschriebene Quittungsverfahren ist für eine Punkt-zu-Punkt-Verbindung, d. h. zur Datenübertragung von einer Einheit zu einer anderen, geeignet. Eine quittungsgesteuerte Übertragung zwischen einer Einheit und mehreren anderen adressierten Einheiten ist jedoch nicht möglich, da die Quittungsmeldung der am schnellsten reagierenden Einheit dominant ist und den Auftrittszeitpunkt späterer Quittungsmeldungen verdeckt. Die zuletzt erfolgte Quittung ist damit nicht erkennbar. Eine Übertragung zu mehreren Einheiten muß zeitgesteuert abgewickelt werden, wobei das Zeitraster in der Größenordnung der oben erwähnten QVZ-Zeit liegt. Die für einen Zugriff zu mehreren Einheiten benötigte Zeit ist daher länger als die maximal benötigte Zeit für einen Punkt-zu-Punkt-Zugriff.
Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung zur Datenübertragung mit einem parallelen Bussystem zu schaffen, die einen zeitoptimierten Abbruch eines Zugriffes auf eine nichtquittierende Adresse sowie einen quittungsgesteuerten Zugriff auf gleichzeitig mehrere Einheiten ermöglicht.
Zur Lösung dieser Aufgabe weist eine neue Anordnung die Merkmale des Anspruchs 1 auf. Vorteilhafte Weiterbildungen der Anordnung sind in den Ansprüchen 2 bis 7 angegeben.
Die Erfindung betrifft ebenfalls eine Baugruppe und eine Adaptionseinrichtung für eine derartige Anordnung.
Anhand der Zeichnungen, in denen ein Ausführungsbeispiel der Erfindung dargestellt ist, werden im folgenden die Erfindung sowie Ausgestaltungen und Vorteile näher erläutert.
  • Figur 1 zeigt eine erfindungsgemäße Anordnung und
  • Figur 2 ein Zeitdiagramm der relevanten Steuersignale.
    • In Figur 1 werden eine erste Steuerleitung 1 und eine zweite 2, an welche vier Einheiten 3, 4, 5 und 6 angeschlossen sind, durch Pull-Up-Widerstände 7 und 8 auf High-Pegel gezogen. Die Einheit 3 als Verarbeitungseinheit wertet den Pegel auf der ersten Steuerleitung 1 als Quittungssignal Ready und den Pegel auf der zweiten Steuerleitung 2 als Meldesignal SR (System Ready) aus. Über Schalter 9, 10 und 11 kann das Quittungssignal Ready, über Schalter 12, 13 und 14 das Meldesignal SR in den Einheiten 4, 5 und 6 auf Low-Pegel gelegt werden. Im Ruhezustand sind die Schalter 9, 10 und 11 des Quittungssignals Ready alle geöffnet. Die erste Steuerleitung 1 liegt daher auf High-Pegel. Dagegen sind die Schalter 12, 13 und 14 des Meldesignals SR im Ruhezustand geschlossen, so daß auf die zweite Steuerleitung 2 Low-Pegel geschaltet ist. Wenn eine der Einheiten 4, 5 oder 6 den Schaltzustand ihres Schalters 9, 10 oder 11 ändert, wird der Pegel auf der ersten Steuerleitung 1 sofort auf Low gezogen. Low-Pegel kann daher auf der ersten Steuerleitung 1 als dominanter Zustand bezeichnet werden, da er den High-Pegel als rezessiven Zustand überlagert. Demgegenüber ändert sich auf der zweiten Steuerleitung 2 durch öffnen eines der Schalter 12, 13 oder 14 nichts; der dominante Low-Zustand bleibt durch die beiden übrigen, nicht betätigten Schalter erhalten.
    Figur 2 zeigt ein Timing-Diagramm des Quittungssignals Ready, des Meldesignals SR und des Read-Signals RD für einen Lesezyklus bei einem Punkt-zu-Punkt-Zugriff. In der Ruhephase (kein Lesen oder Schreiben) halten alle Einheiten das Meldesignal SR auf Low-Pegel. Mit der fallenden Flanke 15 des Read-Signals RD schalten alle nichtadressierten Einheiten das Signal SR auf High-Pegel. Adressierte Baugruppen halten das Meldesignal SR auch nach der fallenden Flanke des Read-Signals RD so lange auf Low-Pegel, bis die Übernahme bzw. Übergabe der Daten erfolgt ist. Zum Zeitpunkt der steigenden Flanke 16 des Meldesignals SR ist die Datenübergabe abgeschlossen. Gleichzeitig wird das Quittungssignal Ready mit der fallenden Flanke 17 auf Low-Pegel geschaltet. Der Low-Pegel des Quittungssignals Ready ist für die Verarbeitungseinheit die Quittungsinformation, um einen Zugriff ordnungsgemäß zu beenden. Der Pegel des Meldesignals SR ist in diesem Fall irrelevant. Eine steigende Flanke 18 des Read-Signals RD versetzt nun alle Einheiten in den Ruhezustand, in Figur 2 ersichtlich an einer fallenden Flanke 19 des Meldesignals SR und einer steigenden Flanke 20 des Quittungssignals Ready. Das Timing-Diagramm eines schreibenden Punkt-zu-Punkt-Zugriffs entspricht dem in Figur 2 dargestellten; lediglich ist das Read-Signal RD durch ein Write-Signal WR zu ersetzen.
    Falls sich auf der ersten und zweiten Steuerleitung gleichzeitig ein High-Pegel des Quittungs- und des Meldesignals einstellt, bedeutet dies, daß auf die ausgegebene Adresse keine Einheit antwortet. Ursache dafür kann eine Fehladressierung oder ein leerer Steckplatz sein. Dieser Zustand wird in der Anordnung vorteilhaft bereits 1,5 µs nach der fallenden Flanke des Read-Signals RD oder des Write-Signals WR erkannt.
    Zum Anschluß von Einheiten, die über keine zweite Steuerleitung für das Meldesignal SR verfügen, kann eine Adaptionseinrichtung zwischen der Einheit und dem Bussystem eingefügt werden. Diese erzeugt das Meldesignal SR durch einen Timer, dessen Ablaufzeit die längste Dauer eines Zugriffszyklus übersteigen muß. Es wird abgebrochen, sobald die Adaptionseinrichtung einen Low-Pegel des Quittungssignals Ready erkennt. Falls eine solche Einheit aus der Adaptionseinrichtung gezogen wird und ein Zugriff stattfindet, kann ein Abbruch des Zugriffs erst nach Ablauf des Timers erfolgen. Durch die Adaptionseinrichtung ist die Kompatibilität der neuen Anordnung mit bisher verfügbaren Einheiten gewahrt.
    Interface-Module, die zur Kopplung eines Zentralgerätes mit Erweiterungsgeräten dienen, halten das Meldesignal SR bei einem Zugriff auf Einheiten in einem Erweiterungsgerät so lange auf Low-Pegel, bis die entfernteste Einheit in ihren Koppelsträngen das Read- oder Write-Signal empfangen und ihr Meldesignal an das Zentralgerät zurückgegeben hat. Die dafür erforderliche Zeit entspricht der zweifachen maximalen Signallaufzeit im Strang. Diese Zeitinformation entnimmt das Interface-Modul ihrem individuellen Strang-Timing bzw. der Information über die Kabellänge der Einheiten.
    Die Erzeugung des Meldesignals SR durch die Einheiten 4, 5 und 6 in Figur 1 erfolgt also nach folgendem Schema:
  • 1. Erfolgt kein Zugriff über das Bussystem, so aktiviert jede Einheit 4, 5 und 6 durch Schließen der Schalter 12, 13 und 14 das Meldesignal SR und deaktiviert durch Öffnen der Schalter 9, 10 und 11 das Quittungssignal Ready.
  • 2. Erfolgt ein Zugriff über das Bussystem, so deaktivieren diejenigen Einheiten, die den Zugriff erkannt haben und aufgrund der Adresse feststellen, daß sie davon nicht betroffen sind, durch Öffnen des Schalters 12, 13 oder 14 das Meldesignal SR.
  • 3. Einheiten, welche den Zugriff erkannt haben und aufgrund der Adresse feststellen, daß sie davon betroffen sind, deaktivieren durch Öffnen ihres Schalters das Meldesignal SR genau dann, wenn sie die Reaktion auf diesen Zugriff abgeschlossen haben.
    • Bei einem inaktiven Meldesignal SR haben demnach alle Einheiten 4, 5 und 6 den Zugriff erkannt bzw. abgeschlossen. Dagegen gibt es bei einem aktiven Meldesignal SR mindestens eine Einheit 4, 5 oder 6, die ihre Reaktion auf den Zugriff noch nicht abgeschlossen hat.
    Durch die kombinierte Auswertung des Quittungssignals Ready und des Meldesignals SR kann die Verarbeitungseinheit 3 beim Punkt-zu-Punkt-Zugriff folgende Schlußfolgerungen über den Zustand der Anordnung ziehen:
  • 1. Ist Ready inaktiv und SR aktiv, so dauert der Zugriff noch an.
  • 2. Ist Ready aktiv, so ist der Zugriff beendet und mindestens eine der Einheiten 4, 5 und 6 hat geantwortet. Dabei ist der Pegel des Meldesignals SR nicht relevant.
  • 3. Sind die Signale Ready und SR inaktiv, so haben alle Einheiten 4, 5 und 6 den Zugriff zwar erkannt, aber nicht als relevant betrachtet. Dieser Fall entspricht einer Fehladressierung oder einem Zugriff auf eine nicht vorhandene Einheit.
    • Bei einem Zugriff auf gleichzeitig mehrere der Einheiten 4, 5 oder 6 muß lediglich das Meldesignal SR durch die Verarbeitungseinheit 3 ausgewertet werden. Ein Zugriff dauert noch an, solange das Meldesignal SR aktiv ist. Er ist beendet, sobald das Meldesignal SR inaktiv geschaltet wurde, da alle Slaves entweder am Zugriff desinteressiert waren oder ihre Reaktion darauf beendet haben.
    In vorteilhafter Weise wird durch die erfindungsgemäße Anordnung sowohl beim Punkt-zu-Punkt-Zugriff als auch beim Mehrpunktzugriff eine optimale Reaktionszeit gewährleistet. Die Detektierung einer Fehladressierung oder eines Zugriffs auf eine nicht vorhandene Einheit erfolgt immer in der schnellstmöglichen Zeit, weil sich das Verfahren an die real im System existierenden Laufzeiten anpaßt.
    Führt eine Verarbeitungseinheit einen Schreibzugriff auf mehrere Einheiten mit verschiedenen Laufzeiten durch und quittieren alle adressierten Einheiten mit dem Meldesignal SR die Übernahme der geschriebenen Information, dann hat die Verarbeitungseinheit bei der Überprüfung des Meldesignals SR auf High-Pegel die Gewißheit, daß die Information bei allen Senken sicher angekommen ist. Hier wird quasi ein synchroner Buszugriff realisiert, der immer in der schnellstmöglichen Zeit abgewickelt wird, weil sich das Verfahren an die real im System existierenden Laufzeiten adaptiert.
    Der Zugriff erfolgt in der Anordnung synchron, wobei der Laufzeit-Jitter zwischen zwei beliebigen adressierten Einheiten immer kleiner oder gleich der maximalen Signallaufzeit innerhalb der Anordnung ist.

    Claims (9)

    1. Anordnung zur Datenübertragung mit einem parallelen Bussystem, bestehend aus Adreß-, Daten- und Steuerbus, und mit mehreren daran angeschlossenen Einheiten (3, 4, 5, 6), wobei eine erste Steuerleitung (1) zur Übertragung eines Quittungssignals, mit welchem in Zugriffszyklen eine oder mehrere durch eine erste Einheit (3) adressierte Einheiten Zugriffe quittieren, und eine zweite Steuerleitung (2) zur Übertragung eines Meldesignals (SR) vorhanden sind, mit welchem der ersten Einheit (3) von den übrigen (4, 5, 6) angezeigt wird, ob eine angeschlossene Einheit adressiert wird, indem das Meldesignal dominante und rezessive Zustände aufweist und außerhalb von Zugriffszyklen alle Einheiten, während der Zugriffszyklen aber nur adressierte Einheiten einen dominanten Zustand erzeugen.
    2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
      daß das Quittungssignal (Ready) dominante und rezessive Zustände aufweist und
      daß adressierte Einheiten einen dominanten Zustand als Quittung während der Zugriffszyklen, die Einheiten in den übrigen Fällen aber einen rezessiven Zustand erzeugen.
    3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
      daß die Einheiten Baugruppen in einem Baugruppenträger sind.
    4. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet,
      daß die Einheiten Baugruppen in mehreren Baugruppenträgern sind und
      daß die zweite Steuerleitung in alle Baugruppenträger geführt ist.
    5. Anordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet,
      daß Baugruppen, die kein Meldesignal erzeugen können, über eine Adaptionseinrichtung an das Bussystem angeschlossen sind, die ein Meldesignal erzeugt, das bei Auftreten einer Quittung den dominanten Zustand beibehält und andernfalls mindestens um die längste Dauer eines Zugriffszyklus verzögert den rezessiven Zustand einnimmt.
    6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
      daß die zweite Steuerleitung (2) mit einem Pull-Up-Widerstand (8) versehen ist und
      daß die Einheiten (3, 4, 5, 6) mit einem Open-Collector-Ausgang an der zweiten Steuerleitung (2) angeschlossen sind.
    7. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,
      daß die Anordnung Bestandteil eines Automatisierungsgeräts ist.
    8. Baugruppe für eine Anordnung nach Anspruch 3, dadurch gekennzeichnet,
      daß Mittel vorhanden sind zur Erzeugung eines Quittungssignals, mit welchem die Baugruppe (4, 5, 6) in Zugriffszyklen, in denen sie durch eine erste Einheit (3) adressiert wird, Zugriffe quittiert, und
      daß Mittel vorhanden sind zur Erzeugung eines Meldesignals (SR), mit welchem der ersten Einheit (3) von der Baugruppe (4, 5, 6) angezeigt wird, ob die Baugruppe (4, 5, 6) adressiert wird, indem das Meldesignal dominante und rezessive Zustände aufweist und die Baugruppe (4, 5, 6) außerhalb von Zugriffszyklen, während der Zugriffszyklen aber nur, falls sie adressiert wird, einen dominanten Zustand erzeugt.
    9. Adaptionseinrichtung für eine Anordnung nach Anspruch 5, dadurch gekennzeichnet,
      daß Baugruppen, die kein Meldesignal erzeugen können, über die Adaptionseinrichtung an das Bussystem anschließbar sind und
      daß die Adaptionseinrichtung Mittel zur Erzeugung eines Meldesignals aufweist, das bei Auftreten einer Quittung den dominanten Zustand beibehält und andernfalls mindestens um die längste Dauer eines Zugriffszyklus verzögert den rezessiven Zustand einnimmt.
    EP93923453A 1992-11-04 1993-10-29 Anordnung zur datenübertragung mit einem parallelen bussystem Expired - Lifetime EP0667014B1 (de)

    Applications Claiming Priority (3)

    Application Number Priority Date Filing Date Title
    DE4237259A DE4237259A1 (de) 1992-11-04 1992-11-04 Anordnung zur Datenübertragung mit einem parallelen Bussystem
    DE4237259 1992-11-04
    PCT/DE1993/001037 WO1994010631A1 (de) 1992-11-04 1993-10-29 Anordnung zur datenübertragung mit einem parallelen bussystem

    Publications (2)

    Publication Number Publication Date
    EP0667014A1 EP0667014A1 (de) 1995-08-16
    EP0667014B1 true EP0667014B1 (de) 1998-01-07

    Family

    ID=6472097

    Family Applications (1)

    Application Number Title Priority Date Filing Date
    EP93923453A Expired - Lifetime EP0667014B1 (de) 1992-11-04 1993-10-29 Anordnung zur datenübertragung mit einem parallelen bussystem

    Country Status (7)

    Country Link
    US (1) US5617309A (de)
    EP (1) EP0667014B1 (de)
    JP (1) JP2660980B2 (de)
    AT (1) ATE161981T1 (de)
    DE (3) DE4237259A1 (de)
    ES (1) ES2111776T3 (de)
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