DE4304259A1 - Anordnung mit mehreren aktiven und passiven Busteilnehmern - Google Patents

Description

Die Erfindung betrifft eine Anordnung mit mehreren aktiven und passiven Busteilnehmern, denen jeweils ein Speicher zugeordnet ist.

Um Hard- und Software-Aufträge im gesamten System gleich­ zeitig auslösen zu können, weisen die Speicher in derarti­ gen Anordnungen jeweils einen Speicherbereich auf. Der Inhalt des Speicherbereichs jedes Busteilnehmers muß iden­ tisch sein und Änderungen des Inhalts in diesem Speicher­ bereich müssen synchron erfolgen, wobei verschiedene Lauf­ zeiten im System zu berücksichtigen sind. Unter einem Speicherbereich werden z. B. Datenspeicher (RAM) oder Register der Busteilnehmer verstanden, auf die jeder aktive Busteilnehmer lesend oder schreibend zugreift.

In der älteren deutschen Patentanmeldung P 42 19 005.3 wird ein Rechnersystem mit mehreren miteinander verbunde­ nen Prozessoren vorgeschlagen, denen jeweils ein Speicher zugeordnet ist, wobei die Speicher jeweils einen gemein­ samen Speicherbereich aufweisen, auf den die Prozessoren zugreifen. Der gemeinsame Speicherbereich dient dazu, Be­ triebszustandswechsel der Prozessoren bzw. eine synchrone Bearbeitung von Prozessoraufträgen einzuleiten. Dieses Rechnersystem hat keinen Bezug zu der Art einer Anordnung, auf die sich die Erfindung bezieht.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art zu schaffen, in welcher der Inhalt des Speicherbereichs quasi synchron geändert wird.

Zur Lösung dieser Aufgabe weist eine neue Anordnung die Merkmale des Anspruchs 1 auf.

Vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die erfindungsgemäße Anordnung wird insbesondere in einer speicherprogrammierbaren Steuerung eingesetzt, vorzugs­ weise in einer speicherprogrammierbaren Steuerung mit einem Zentralgerät und mindestens einem Erweiterungsgerät, die über ein den Systembus und die Meldeleitung aufweisen­ des Verbindungskabel miteinander verbunden sind.

Anhand der Zeichnung, in der ein Ausführungsbeispiel der Erfindung dargestellt ist, werden im folgenden die Erfin­ dung sowie Ausgestaltungen und Vorteile näher erläutert.

Es zeigt

Fig. 1 eine erfindungsgemäße Anordnung und

Fig. 2 ein Zeitdiagramm der relevanten Steuersignale.

In Fig. 1 sind aktive und passive Busteilnehmer in Form von Master- und Slave-Prozessoren über einen parallelen Adreß-, Daten- und Steuerleitungen aufweisenden Systembus SYB miteinander verbunden. Die Master-Prozessoren sind mit MP1, MP2, die Slave-Prozessoren mit SP1, SP2 bezeichnet, denen jeweils ein Speicher S1, S2, SS1, SS2 zugeordnet ist. Die Speicher S1, S2, SS1, SS2 weisen jeweils einen Speicherbereich SB1, SB2, SB3, SB4 auf, wobei jeder Pro­ zessor MP1, MP2, SP1, SP2 auf seinen eigenen Speicher­ bereich SB1, SB2, SB3, SB4 lesend und jeder Master- Prozessor MP1, MF2 auf jeden Speicherbereich SB1, SB2, SB3, SB4 schreibend zugreifen kann. Dazu weisen die Master-Prozessoren MP1, MP2 zur Übertragung eines Lese- und Schreibsignals eine Lese- und eine Schreibleitung RL, WL auf, die Slave-Prozessoren nur eine Leseleitung RL, wobei die Schreibleitung WL über den Systembus SYB zu allen Prozessoren MP1, MP2, SP1, SP2 geführt ist. Die Master-Prozessoren MP1, MP2 sind zusätzlich mit Arbitern AR1, AR2 versehen, um die Verwaltung des Systembusses SYB zu übernehmen, Busanforderungen der Master-Prozessoren zu bearbeiten, Buszuteilungsentscheidungen zu treffen und um den Systembus SYB für nicht zugriffsberechtigte Master- Prozessoren zu verriegeln. Eine Meldeleitung ML ist mit den Prozessoren MP1, MP2 über Pegelabfrageleitungen PA1, PA2 und über durch die Prozessoren MP1, MP2, SP1, SP2 steuerbare Schalter St1, St2, St3, St4 mit einem Masse­ anschluß verbunden. Über einen Pull-Up-Widerstand R wird die Meldeleitung auf High-Pegel gezogen. Der Pegel auf der Meldeleitung ML dient als Meldesignal SR (System Ready, Fig. 2), das von den Master-Prozessoren gelesen wird, und in einem Ruhezustand, während dem die Schalter St1, . . . mit dem Masseanschluß verbunden sind, ist der Pegel des Meldesignals auf Low-Pegel geschaltet. Dieser Low-Pegel kann daher auf der Meldeleitung ML als dominanter Zustand bezeichnet werden, da er den High-Pegel als rezessiven Zustand überlagert. Der dominante Low-Zustand bleibt so lange erhalten, bis alle Schalter St1, . . . geöffnet sind.

Im folgenden wird auf Fig. 2 verwiesen, in der in einem Zeitdiagramm ein Schreibsignal WR, das Meldesignal SR und ein Adreßsignal Adr dargestellt ist. Es wird angenommen, daß der Master-Prozessor MP1 auf die Speicherbereiche SB1, SB2, SB3, SB4 zwischen einem Zeitpunkt t0 und einem Zeit­ punkt t4 schreibend zugreift, um neue Daten in diese Speicherbereiche SB1, SB2, SB3, SB4 einzuschreiben. Dazu adressiert dieser zu einem Zeitpunkt t0 seinen eigenen Speicherbereich SB1 und die Speicherbereiche SB2, SB3, SB4 der Prozessoren MP2, SP1, SP2 und aktiviert das Schreib­ signal WR zwischen einem Zeitpunkt t1 und t3. Außerhalb des Schreibzugriffs zu Zeitpunkten vor dem Zeitpunkt t0 und nach dem Zeitpunkt t4 bleiben die Schalter St1, . . . geschlossen, und der dominante Low-Zustand stellt sich ein. Dieser Zustand bleibt so lange erhalten, bis die neuen Daten während des Schreibzugriffs in die Speicher­ bereiche SB1, SB2, SB3, SB4 aller Prozessoren eingeschrie­ ben sind. Die Prozessoren MP1, MP2, SP1, SP2 zeigen dies dem Master-Prozessor MP1 durch das Meldesignal SR an, indem die Prozessoren MP1, MP2, SP1, SP2 nach dem Ein­ schreiben der Daten ihren Schalter St1, St2, St3, St4 öffnen. Haben alle Prozessoren ihren Schalter geöffnet, so ist das Meldesignal SR deaktiviert und schaltet auf den rezessiven High-Pegel um, den der Master-Prozessor über die Meldeleitung ML und die Pegelabfrageleitung PA1 ein­ liest. Dies ist im vorliegenden Beispiel zum Zeitpunkt t2 der Fall. Das Meldesignal SR bleibt so lange im rezessiven Zustand, bis der Schreibzugriff zum Zeitpunkt t4 abge­ schlossen ist.

Das Meldesignal SR wird also durch die Prozessoren MP1, MP2, SP1 und SP2 nach folgendem Schema erzeugt:

• 1. Erfolgt kein Schreibzugriff auf die Speicherbereiche SB1, SB2, SB3, SB4, so aktiviert jeder Prozessor MP1, MP2, SP1 und SP2 durch Schließen der Schalter St1, St2, St3 und St4 das Meldesignal SR, das einen dominanten Zustand einnimmt.
• 2. Die Prozessoren MP1, MP2, SP1 und SP2, in deren Spei­ cherbereiche SB1, SB2, SB3, SB4 neue Daten eingeschrie­ ben sind, deaktivieren durch Öffnen der Schalter St1, St2, St3 und St4 das Meldesignal SR, das einen rezes­ siven Zustand einnimmt.

Um zu verhindern, daß ein Master-Prozessor MP1, MP2 wäh­ rend eines Lesezugriffs eines anderen Master-Prozessors MP1, MP2 auf seinen Speicherbereich SB1, SB2 einen Schreibzugriff auf die Speicherbereiche SB1, SB2, SB3, SB4 ausführt, werden die Master-Prozessoren MP1, MP2 sowohl vor einem Schreib- als auch vor einem Lesezugriff arbi­ triert. Dadurch wird ein Master-Prozessor während eines sogenannten "Read-Modify-Write"-Zugriffs nicht durch andere Master-Prozessoren gestört. Eine "Ineinander­ schachtelung" von Zugriffen mehrerer Master-Prozessoren MP1, MP2 ist ausgeschlossen.

Ebenso verweigert ein Slave-Prozessor SP1, SP2 einem Master-Prozessor MP1, MP2 während eines Schreibzugriffs dieser Master-Prozessoren MP1, MP2 die Quittung, d. h., die Slave-Prozessoren SP1, SP2 aktivieren das Meldesignal SR (dominanter Zustand), falls die Slave-Prozessoren SP1, SP2 gerade aus ihrem Speicherbereich lesen. Der Schreib­ zugriff wird so lange gestoppt, bis die Slave-Prozessoren SP1, SP2 ihre internen Leseoperationen beendet haben.

Zum Anschluß von Prozessoren, die über keine Steuerleitung ML für das Meldesignal SR verfügen, kann eine Adaptions­ einrichtung zwischen den jeweiligen Prozessoren und dem Systembus SYB eingefügt werden. Diese erzeugt das Melde­ signal SR durch einen Timer, dessen Ablaufzeit die längste Dauer eines Zugriffszyklus übersteigen muß. Es wird ab­ gebrochen, sobald die Adaptionseinrichtung einen High- Pegel des Meldesignals SR erkennt. Falls ein solcher Prozessor aus der Adaptionseinrichtung gezogen wird und ein Zugriff stattfindet, kann ein Abbruch des Zugriffs erst nach Ablauf des Timers erfolgen. Durch die Adaptions­ einrichtung ist die Kompatibilität der neuen Anordnung mit bisher verfügbaren Prozessoren gewahrt.

Interface-Module, die zur Kopplung eines Zentralgerätes mit Erweiterungsgeräten dienen, halten das Meldesignal SR bei einem Zugriff auf Prozessoren in einem Erweiterungs­ gerät so lange auf Low-Pegel, bis die entfernteste Einheit in ihren Koppelsträngen das Schreibsignal empfangen und ihr Meldesignal SR an das Zentralgerät zurückgegeben hat. Die dafür erforderliche Zeit entspricht der zweifachen maximalen Signallaufzeit im Strang. Diese Zeitinforma­ tion entnimmt das Interface-Modul ihrem individuellen Strang-Timing bzw. der Information über die Kabellänge zwischen den jeweiligen Prozessoren.

Claims (9)

1. Anordnung

• - mit mehreren über einen parallelen Adreß-, Daten- und Steuerleitungen aufweisenden Systembus (SYB) verbundenen aktiven und passiven Busteilnehmern (MP1, MP2, SP1, SP2),
• - mit einem Arbiter (AR1; AR2) zum Verwalten des System­ busses (SYB),
• - mit den Busteilnehmern (MP1, MP2, SP1, SP2) zugeordneten Speichern (S1, S2, SS1, SS2), die jeweils einen Spei­ cherbereich (SB1, SB2, SB3, SB4) aufweisen, wobei jeder Busteilnehmer (MP1, MP2, SP1, SP2) auf seinen eigenen Speicherbereich (SB1, SB2, SB3, SB4) lesend und jeder aktive Busteilnehmer (MP1, MP2) auf jeden Speicher­ bereich (SB1, SB2, SB3, SB4) schreibend zugreifen kann,
• - mit einer Steuerleitung (ML) zur Übertragung eines Meldesignals (SR), welches dem gerade auf die Speicher­ bereiche (SB1, SB2, SB3, SB4) zugreifenden Busteilnehmer (MP1, MP2) anzeigt, daß Daten in die Speicherbereiche (SB1, SB2, SB3, SB4) eingeschrieben werden, indem das Meldesignal (SR) dominante und rezessive Zustände auf­ weist und außerhalb von Zugriffszyklen alle Busteil­ nehmer einen dominanten Zustand erzeugen, während eines Zugriffszyklus auf die Speicherbereiche (SB1, SB2, SB3, SB4) nur die Busteilnehmer (MP1, MP2, SP1, SP2), in deren Speicherbereiche (SB1, SB2, SB3, SB4) die Daten noch nicht eingeschrieben sind.

2. Anordnung nach Anspruch 1, dadurch ge­ kennzeichnet, daß während eines Lesezugriffs der passiven Busteilnehmer (SP1, SP2) auf ihre Speicher­ bereiche (SB3, SB4) die passiven Busteilnehmer (SP1, SP2) einen dominanten Zustand des Meldesignals (SR) erzeugen.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Arbiter (AR1; AR2) vor einem Lese- oder Schreibzugriff eines aktiven Bus­ teilnehmers (MP1, MP2) den Systembus (SYB) gegen Zugriffe anderer aktiver Busteilnehmer (MP1, MP2) blockiert.

4. Anordnung nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß die Busteilnehmer (MP1, MP2, SP1, SP2) Baugruppen in einem Baugruppenträger sind.

5. Anordnung nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet,

• - daß die Busteilnehmer Baugruppen in mehreren Baugruppen­ trägern sind und
• - daß die Steuerleitung (ML) in alle Baugruppenträger geführt ist.

6. Anordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß Baugruppen, die kein Meldesignal (SR) erzeugen können, über eine Adaptions­ einrichtung an den Systembus (SYB) angeschlossen sind, die ein Meldesignal (SR) erzeugt, das mindestens um die längste Dauer eines Zugriffszyklus verzögert den rezessi­ ven Zustand einnimmt.

7. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet,

• - daß die Steuerleitung (ML) mit einem Pull-Up-Widerstand (R) versehen ist und
• - daß die Busteilnehmer (MP1, . . . ) mit einem Open- Collector-Ausgang an die Steuerleitung (ML) angeschlos­ sen sind.

8. Speicherprogrammierbare Steuerung mit einer Anordnung nach einem der Ansprüche 1 bis 7.

9. Speicherprogrammierbare Steuerung mit einem jeweils eine Anordnung nach einem der Ansprüche 1 bis 7 aufweisen­ den Zentralgerät und mindestens einem Erweiterungsgerät, die über ein den Systembus (SYB) und die Meldeleitung (ML) aufweisendes Verbindungskabel verbunden sind.