JPH07507436A - 周波数倍増器 - Google Patents

周波数倍増器

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JPH07507436A JP6524025A JP52402594A JPH07507436A JP H07507436 A JPH07507436 A JP H07507436A JP 6524025 A JP6524025 A JP 6524025A JP 52402594 A JP52402594 A JP 52402594A JP H07507436 A JPH07507436 A JP H07507436A
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ホール，アンドリュー　メンドリコット
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 周波数倍増器 発明の分野 本発明は４つの矩形状の入力信号を受信し、それらの信号を組合せて入力信号の 倍の周波数を有する互いに逆相の１組の出力信号を生成することを可能にする周 波数倍増器に関する。
発明の概要 本発明によれば、矩形状の第１〜４の入力信号を受信するものであって、入力信 号を受信するための入力端子を備えた第１のロジックゲート群と、第１のロジッ クゲート群からの出力信号のみを入力端子に入力し、入力信号の倍の周波数を有 し互いに逆相の２つの信号を出力信号として供給する第２のロジックゲート群と を有する周波数倍増器を提供することができる。
これから記述する実施例において、第１のロジックゲート群は、第１及び第２の 入力信号を受信するように接続された第１のロジックゲートと、第２及び第３の 入力信号を受信するように接続された第２のロジックゲートと、第３及び第４の 入力信号を受信するように接続された第３のロジックゲートと、第１及び第４の 入力信号を受信するように接続された第４のロジックゲートとを備え、各人力信 号は互いに９０度づつ位相をずらされてそれぞれのロジックゲートに供給される 。第２のロジックゲート群は、第１及び第３のロジックゲートの出力信号を受信 するように接続された第５のロジックゲートと、第２及び第４のロジックゲート の出力信号を受信するように接続された第６のロジックゲートとを備えている。
ロジックゲートは、ＮＡＮＤゲートであることが好ましいが、ＮＯＲゲートであ ってもかまわない。しかし、ロジックゲートのスイッチング周波数はその回路の 最大動作周波数を限界づける。ＮＡＮＤゲートはＮＯＲゲートよりもより高速な スイッチングスピードを有するため、ＮＡＮＤゲートが好ましい。
周波数倍増器は、緩衝及び変換を必要とする矩形信号発信器からの矩形出力信号 の周波数を倍増するために使用する時に特に有用である。発信器、緩衝器、及び 変換器を高速で動作させることは通常難しいことであるが、本発明の周波数倍増 器によって、それらは相対的に低い周波数のみで動作することを必要とする。そ の結果、周波数倍増器は高い周波数で動作することが要求される回路のみである 。これは、周波数倍増器が高速なＣＭＯＳロジックで設計されるため容易に実現 され、またおそらく十分な電源電圧によって電力の供給を受ける装置を有してい るであろうから、発信器は（３Ｖ以下の）小さい電源電圧で動作するように制限 される。本発明の利点を利用した発信器は係属中の特許出願箱　号、ページホワ イト　＆　ファラ　第　号（Ｐａｇｅ　Ｗｈｉｔｅ　＆　Ｆａｒｒｅｒ　Ｒｅｆ 、　）の中に説明されており、その内容はその中で参照されている。
本発明をより理解しやすくするために、またどのようにして同じ効果を達成する ことができるのかを示すために、これから図面に示した例を通じて説明していく 。
図面の簡単な説明 図１は周波数倍増器の回路図であり、 図２は周波数倍増器における信号の波形を示している。
好ましい実施例の説明 図１は、４相の矩形信号φ１．φ２．φ３．φ４を受信するように接続された周 波数倍増器を示している。入力信号φ１〜φ４は、例えば矩形信号発信器の出力 端子に接続されているＣＭＯＳレベルの変換器から発せられる。入力信号φ１〜 φ４は、第１のＮＡＮＤゲート２゜４．６．８の群に与えられる。第１のＮＡＮ Ｄゲート２は、その入力端子に位相が互いに９０度ずれている入力信号φ１．φ ２を受信する。第２のＮＡＮＤゲート４は、その入力端子に位相が互いに９０度 ずれている入力信号φ２．φ３を受信する。第３のＮＡＮＤゲート・６は、その 入力端子に位相が互いに９０度ずれている人力信号φ３．φ４を受信する。第４ のＮＡＮＤゲート８は、その入力端子に位相が互いに９０度ずれている入力信号 φ１．φ４を受信する。入力信号のタイミングは、図２の上から２段にφ１〜φ ４のラベルを付けてそれぞれ示している。第２のＮＡＮＤゲートの群は、第５及 び第６のＮＡＮＤゲート１０．１２を備えている。第５のＮＡＮＤゲート１０は 、第１及び第３のＮＡＮＤゲート２゜６の出力信号をその入力端子に入力する。
第６のＮＡＮＤゲート１２は、第２及び第４のＮＡＮＤゲート４，８の出力信号 をその入力端子に入力する。第１のＮＡＮＤゲート２〜８の群は、入力信号φ１ 〜φ４を組合せ、１周期の中で２５％の間だけ交互に低電位にある４つの新しい 信号８１〜Ｓ４を生成する。このことは、図２の次の２段に示されている。信号 Ｓ１．Ｓ３の波形は図２に示されているが、信号Ｓ２．Ｓ４が部分的に異なるサ イクルで等価な波形を有することは容易にわかる。
第２（７）ＮＡＮＤ’７’−ト１０．１２の群は、信号８１〜Ｓ４を組合せ、入 力信号の１周期の中で高低の電位を交互に２回とる１組の出力信号０ＵＴＩ、０ ＵＴ２を生成する。このようにして出力信号は、人力信号の周期の倍の周期で高 低の電位を交互にとるものとなる。このことを図２の最下段に示す。
マークスペース比のひずみを最小にするために、第２のＮＡＮＤゲート１０．１ ２の群は、その入力端から出力端までの遅延がそれぞれの入力信号に対して同じ になるように対称的な設計として実現されていることがベストである。
この回路の特徴は、各ＮＡＮＤゲートの群の間で何らフィードバックを要求しな いことである。このように、第２の群が第１の群からの出力信号のみを入力し、 第１の群が４相の入力信号のみを入力する。第１の群の出力端子からその入力端 子への又は第２の群から第１の群へのフィードバックは全く必要ない。

Claims (6)

    【特許請求の範囲】
  1. １．第１〜４の矩形状の入力信号を入力する周波数倍増器であって、前記各入力 信号を受信するための入力端子を備えた第１のロジックゲート群と、第１のロジ ックゲート群からの出力信号のみを人力し、前記人力信号の倍の周波数で互いに 逆相の２つの信号を出力信号として供給する第２のロジックゲート群とを有する 周波数倍増器。
  2. ２．前記第１のロジックゲート群は、前記第１及び第２の入力信号を受信するよ うに接続された第１のロジックゲートと、前記第２及び第３の入力信号を受信す るように接続された第２のロジックゲートと、前記第３及び第４の入力信号を受 信するように接続された第３のロジックゲートと、前記第１及び第４の入力信号 を受信するように接続された第４のロジックゲートとを備え、前記各入力信号は 互いにその位相が９０度ずらされてそれぞれのロジックゲートに供給され、また そのデューティサイクルがほぼ５０％である請求項１に記載の周波数倍増器。
  3. ３．前記第２のロジックゲート群は、前記第１及び第３のロジックゲートの出力 信号を受信するように接続された第５のロジックゲートと、前記第２及び第４の ロジックゲートの出力信号を受信するように接続された第６のロジックゲートと を備えたものである請求項２に記載の周波数倍増器
  4. ４．前記各ロジックゲートはＮＡＮＤゲートである請求項１〜３のいずれかに記 載の周波数倍増器。
  5. ５．前記各ロジックゲートはＮＯＲゲートである請求項１に記載の周波数倍増器 。
  6. ６．前記第２のロジックゲート群は対称的に設計されている請求項４又は請求項 ５に記載の周波数倍増器。
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