JPS5981914A - クロツク信号のデイジタル的周波数２逓倍回路 - Google Patents
クロツク信号のデイジタル的周波数２逓倍回路Info
- Publication number
- JPS5981914A JPS5981914A JP19286082A JP19286082A JPS5981914A JP S5981914 A JPS5981914 A JP S5981914A JP 19286082 A JP19286082 A JP 19286082A JP 19286082 A JP19286082 A JP 19286082A JP S5981914 A JPS5981914 A JP S5981914A
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- JP
- Japan
- Prior art keywords
- circuit
- gate circuit
- gate
- clock signal
- output
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は同期式ディジタル回路に〉いて、データの速度
変換等に際して必要となる、クロック信号の周波数２逓
倍回路に閏する。
変換等に際して必要となる、クロック信号の周波数２逓
倍回路に閏する。
従来この種の回路は、アナログ的周波数逓倍回路または
発４辰器の直接発振によって、必要なりロック周波数を
得ていた。しかしアナログ的周波数逓倍回路はディジタ
ル回路との回路的整合性に錐点が・ｆイリ、まだ発振器
のＩＰｊ接発振は、その発止周波数および周波数安定度
に卦いて限界があった。
発４辰器の直接発振によって、必要なりロック周波数を
得ていた。しかしアナログ的周波数逓倍回路はディジタ
ル回路との回路的整合性に錐点が・ｆイリ、まだ発振器
のＩＰｊ接発振は、その発止周波数および周波数安定度
に卦いて限界があった。
本発明の目的はデータ速度変換等のディジタル回路に対
し、整合性があり、かつ、比較的簡単な回路構成で安定
度の良い、２逓倍のクロック周波数を得ることのできる
ディジタル的周波数２逓倍回路を提供することにある。
し、整合性があり、かつ、比較的簡単な回路構成で安定
度の良い、２逓倍のクロック周波数を得ることのできる
ディジタル的周波数２逓倍回路を提供することにある。
前駅目的を達成干るだめに本発明によるクロックｆ言号
のディジタル的周波数２逓倍回路はデータの速度変換′
等のため基糸となるクロック信号の２陪の周波数のクロ
ック信号を作成する周波数２律培回路におりて、前記基
準となるクロック信号を入力とし、その出力端に前記入
力クロック信号の同相と逆相の信号を出力する第１のゲ
ート回路と、前記基準となるクロック信号をπ／２だけ
遅延させる遅延回路と、前記遅延回路の遅延出力を入力
とし、その出力）ν）品に前記入力遅延信号の同相と逆
相の信号を出カー計る第２のゲート回路と、前記第１の
ゲート回路の同逆相の出力のうちの１つと前記第２のゲ
ート回路の同逆相の出力のうちの１つとを入力とする第
１の、論理積ゲート回路と、前記第１のゲート回路の曲
の出力と前記第２のゲート回路の他の出力とを入力とす
る第２の論理積ゲート回路と、前記第１．第２の論理積
ゲート回路出力を入力とする論理和ゲート回路とから構
成しである。
のディジタル的周波数２逓倍回路はデータの速度変換′
等のため基糸となるクロック信号の２陪の周波数のクロ
ック信号を作成する周波数２律培回路におりて、前記基
準となるクロック信号を入力とし、その出力端に前記入
力クロック信号の同相と逆相の信号を出力する第１のゲ
ート回路と、前記基準となるクロック信号をπ／２だけ
遅延させる遅延回路と、前記遅延回路の遅延出力を入力
とし、その出力）ν）品に前記入力遅延信号の同相と逆
相の信号を出カー計る第２のゲート回路と、前記第１の
ゲート回路の同逆相の出力のうちの１つと前記第２のゲ
ート回路の同逆相の出力のうちの１つとを入力とする第
１の、論理積ゲート回路と、前記第１のゲート回路の曲
の出力と前記第２のゲート回路の他の出力とを入力とす
る第２の論理積ゲート回路と、前記第１．第２の論理積
ゲート回路出力を入力とする論理和ゲート回路とから構
成しである。
前記構成によれば簡単な構成で周？７ｉ数安定度の良い
２逓倍クロック信号が得られ、本発明の目的は完全に達
成される。
２逓倍クロック信号が得られ、本発明の目的は完全に達
成される。
以下、図面を参１１ｋシて本発明をさらに詳しく説明１
″る。第１［スｔま本発明Ｖζよるクロック信号のディ
ジタル的周波数２通倍回路の一実施例を示す回路図であ
る。図において、９は第１のゲート回路、１１は第２の
ゲート回路である。小１および第２のゲート回Ｉ烙９．
］１のそれぞれの同相出力は棺ｌの論理積ゲート回路１
２の入力端子に接続されて卦り、それぞれの逆４ｆ４出
力は第２の論理積ゲート回路１３の入力ｙ：吊子に暗続
されてし）る。木実ｌイａ例でｋｌ第１．第２０論１１
績ゲート回路の入力を上記のようυτ後接続てＩハるが
、第１の論理積ゲート回路１２の入力にｔよ第１のゲー
ト回路９の同相出力と第２のゲー］・回路１１の逆イ１
１出力を、第２の論理積ゲート回路１３の入力に第１の
ゲート回路９の１ψ柑出力と車２のゲート回路１１の同
相出力を接続してもよい。１ｏは遅延回路、１４は論理
和ゲート回路である。
″る。第１［スｔま本発明Ｖζよるクロック信号のディ
ジタル的周波数２通倍回路の一実施例を示す回路図であ
る。図において、９は第１のゲート回路、１１は第２の
ゲート回路である。小１および第２のゲート回Ｉ烙９．
］１のそれぞれの同相出力は棺ｌの論理積ゲート回路１
２の入力端子に接続されて卦り、それぞれの逆４ｆ４出
力は第２の論理積ゲート回路１３の入力ｙ：吊子に暗続
されてし）る。木実ｌイａ例でｋｌ第１．第２０論１１
績ゲート回路の入力を上記のようυτ後接続てＩハるが
、第１の論理積ゲート回路１２の入力にｔよ第１のゲー
ト回路９の同相出力と第２のゲー］・回路１１の逆イ１
１出力を、第２の論理積ゲート回路１３の入力に第１の
ゲート回路９の１ψ柑出力と車２のゲート回路１１の同
相出力を接続してもよい。１ｏは遅延回路、１４は論理
和ゲート回路である。
第２図は第１図の各ゲート回路の人出力の関係を示した
波形図である。各波形を示す記号ａ〜ｈけ第１図の各回
路入出力部の数字１〜８にそれぞれ対応している。
波形図である。各波形を示す記号ａ〜ｈけ第１図の各回
路入出力部の数字１〜８にそれぞれ対応している。
第１図において、基準となるクロック信号１が第１のゲ
ート回路９．１．−よび遅延回路１ｏに印加されると、
第ｊのゲート回路９の同相出力および逆相出力からは第
２ Ｍ ｂ 、 Ｃのような４１圧波形が現われる。一
方、遅延回路１０と第２のゲート回路】１を通った出力
４，５には第２１メｌｄ、ｅのａ圧波形が現われる。
ート回路９．１．−よび遅延回路１ｏに印加されると、
第ｊのゲート回路９の同相出力および逆相出力からは第
２ Ｍ ｂ 、 Ｃのような４１圧波形が現われる。一
方、遅延回路１０と第２のゲート回路】１を通った出力
４，５には第２１メｌｄ、ｅのａ圧波形が現われる。
したがって、第１の論理積ゲート回路１２の出力からは
第２１シＩ（の電圧波形が、第２の論理積ゲート回路１
３からｔま第２図ｇの電圧波形が出力される。これらＧ
ｉ号ｆ９ｇはこの後、論理和ゲート回路８に加わえられ
、その出力からの第２図１１１に示すように入力クロッ
ク信号の２倍の周波数のクロック信号が現われる。
第２１シＩ（の電圧波形が、第２の論理積ゲート回路１
３からｔま第２図ｇの電圧波形が出力される。これらＧ
ｉ号ｆ９ｇはこの後、論理和ゲート回路８に加わえられ
、その出力からの第２図１１１に示すように入力クロッ
ク信号の２倍の周波数のクロック信号が現われる。
以上、詳ｌ〜く説明したように本発明によれば比較的簡
単なディジタル回路で周波数２逓倍回路を構成しＣ込る
のでデータの速度変換回路に容易に整合できる。まだ基
準となるクロック周波数より作成しているので、この基
準クロック周波数を変更することなく ２ ；ｆｆ２倍
のクロックを得ることができ、さらにこの回路を多段接
続することにより、それ以上の任意のデータの速度変喚
が可能となる。
単なディジタル回路で周波数２逓倍回路を構成しＣ込る
のでデータの速度変換回路に容易に整合できる。まだ基
準となるクロック周波数より作成しているので、この基
準クロック周波数を変更することなく ２ ；ｆｆ２倍
のクロックを得ることができ、さらにこの回路を多段接
続することにより、それ以上の任意のデータの速度変喚
が可能となる。
第１図は本発明による周波数２通倍回路の一実施例を示
す回路図、第２１ゾは第１図の動作を説明中るだめのタ
イムヂャートである。 １〜８・・・各回路部の入出力信号 ９・・・第１のゲート回路 １０・・・遅延回路１１
・・・第２のゲート回路 １２・・・第１の論理積ゲート回路 １３・・・第２の論理積ゲート回路 １４・・・論理和ゲート回路 特許出Ｍｆｉ人 日本′准気株式会、１代哩人 弁理
士 井 ノ １コ 肯 第１図 第２図
す回路図、第２１ゾは第１図の動作を説明中るだめのタ
イムヂャートである。 １〜８・・・各回路部の入出力信号 ９・・・第１のゲート回路 １０・・・遅延回路１１
・・・第２のゲート回路 １２・・・第１の論理積ゲート回路 １３・・・第２の論理積ゲート回路 １４・・・論理和ゲート回路 特許出Ｍｆｉ人 日本′准気株式会、１代哩人 弁理
士 井 ノ １コ 肯 第１図 第２図
Claims (1)
- データの速度変換等のため基準となるクロック信号の２
１８の周波数のクロック信号を作成する周波数２趙倍回
路において、前記基準となるクロック信号を入力とし、
その出力端に前記入力クロック・信号の同相と逆相の信
号を出力する第１のゲート回路と、前記基準となるクロ
ック信号をπ／２だけ遅延させる遅延回路と、前記遅延
回路の遅延出力を入力とし、その出力端に前記入力遅延
信号の同相と逆相の信号を出力する第２のゲート回路と
、前記第１のゲート回路の同逆相の出力のうちの１つと
前記第２のゲート回路の同逆相の出力のうちの１つとを
入力とする第１の論理積ゲート回路と、前記第１のゲー
ト回路の池の出力と前記第２のゲート回路の他の出力と
を入力とする第２の論理積ゲート回路と、前記第１．第
２の論理積ゲート回路出力を入力とする論理和ゲート回
路とから構成したクロック信号のディジタル的周波数２
４倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19286082A JPS5981914A (ja) | 1982-11-02 | 1982-11-02 | クロツク信号のデイジタル的周波数２逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19286082A JPS5981914A (ja) | 1982-11-02 | 1982-11-02 | クロツク信号のデイジタル的周波数２逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5981914A true JPS5981914A (ja) | 1984-05-11 |
Family
ID=16298170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19286082A Pending JPS5981914A (ja) | 1982-11-02 | 1982-11-02 | クロツク信号のデイジタル的周波数２逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981914A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0749207A2 (en) * | 1993-04-30 | 1996-12-18 | STMicroelectronics Limited | Frequency doubler |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574835B2 (ja) * | 1977-07-21 | 1982-01-27 |
-
1982
- 1982-11-02 JP JP19286082A patent/JPS5981914A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574835B2 (ja) * | 1977-07-21 | 1982-01-27 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0749207A2 (en) * | 1993-04-30 | 1996-12-18 | STMicroelectronics Limited | Frequency doubler |
| EP0749207A3 (en) * | 1993-04-30 | 1997-01-15 | STMicroelectronics Limited | Frequency doubler |
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