JPH0744442B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH0744442B2 JPH0744442B2 JP59240657A JP24065784A JPH0744442B2 JP H0744442 B2 JPH0744442 B2 JP H0744442B2 JP 59240657 A JP59240657 A JP 59240657A JP 24065784 A JP24065784 A JP 24065784A JP H0744442 B2 JPH0744442 B2 JP H0744442B2
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- JP
- Japan
- Prior art keywords
- potential
- conversion circuit
- level conversion
- transistor
- type transistor
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は差動形電流スイツチ回路の入力回路に係り、と
くにECL論理レベルおよびTTL論理レベル等に対応できる
レベル変換回路に関する。
くにECL論理レベルおよびTTL論理レベル等に対応できる
レベル変換回路に関する。
差動形電流スイツチ回路はDA変換器等で一般的に使用さ
れる。その入力回路TTL論理レベル（“1"レベル5V,
“0"レベルＶ）で動作できるように、従来例として第
１図（ISSCC‘75'WAM3.2,Fig.4）に示すようなレベル変
換回路２が使われている。本回路の欠点として （１）IC上に構成したpnpトランジスタは一般に低速で
あり、寸法も大きいが、このようなトランジスタを多数
使用し、回路が複雑である。
れる。その入力回路TTL論理レベル（“1"レベル5V,
“0"レベルＶ）で動作できるように、従来例として第
１図（ISSCC‘75'WAM3.2,Fig.4）に示すようなレベル変
換回路２が使われている。本回路の欠点として （１）IC上に構成したpnpトランジスタは一般に低速で
あり、寸法も大きいが、このようなトランジスタを多数
使用し、回路が複雑である。
（２）TTL論理レベルで入力pnpトランジスタが飽和しな
いように、V+＞5V,V-＜0Vで使用するため、論理回路系
で使用する＋5V電源以外に２電源を必要とする。
いように、V+＞5V,V-＜0Vで使用するため、論理回路系
で使用する＋5V電源以外に２電源を必要とする。
等がある。ここで、第１図の１は差動形電流スイツチ回
路である。
路である。
本発明の目的は、論理回路系と同様の単一電源で使用で
き、かつ簡単な回路構成にて実現できるレベル変換回路
を提供することにある。
き、かつ簡単な回路構成にて実現できるレベル変換回路
を提供することにある。
本発明のレベル変換回路は、エミツタを共通接続した差
動形電流スイツチ回路において、他方の入力端子に所定
の電位V0を印加し、一方の入力端子を第１の抵抗を介し
て入力端子に接続するとともに、前記一方の入力端子に
npn形トランジスタおよびpnp形トランジスタのエミッタ
を接続し、前記npn形トランジスタのコレクタを電源
に、また、前記pnp形トランジスタのコレクタを基準電
位に接続し、さらに、前記npn形トランジスタのベース
にV0＋ΔV1（０＜ΔV1＜VBE）の電位を印加し、前記pnp
形トランジスタのベースにV0−ΔV2（０＜ΔV2＜VBE）
の電位を印加することを特徴とするものである。
動形電流スイツチ回路において、他方の入力端子に所定
の電位V0を印加し、一方の入力端子を第１の抵抗を介し
て入力端子に接続するとともに、前記一方の入力端子に
npn形トランジスタおよびpnp形トランジスタのエミッタ
を接続し、前記npn形トランジスタのコレクタを電源
に、また、前記pnp形トランジスタのコレクタを基準電
位に接続し、さらに、前記npn形トランジスタのベース
にV0＋ΔV1（０＜ΔV1＜VBE）の電位を印加し、前記pnp
形トランジスタのベースにV0−ΔV2（０＜ΔV2＜VBE）
の電位を印加することを特徴とするものである。
以下、本発明の一実施例を第２図により説明する。差動
電流スイツチ回路10の入力の一方は基準電圧V0に接続さ
れ、他方は抵抗20を介してデイジタル入力端子B1を形成
している。npnトランジスタT1およびpnpトランジスタT2
のベースはそれぞれ基準電圧V1（＝V0＋ΔV1）およびV2
（＝V0−ΔV2）に接続されている。
電流スイツチ回路10の入力の一方は基準電圧V0に接続さ
れ、他方は抵抗20を介してデイジタル入力端子B1を形成
している。npnトランジスタT1およびpnpトランジスタT2
のベースはそれぞれ基準電圧V1（＝V0＋ΔV1）およびV2
（＝V0−ΔV2）に接続されている。
いま、上記回路系をTTL論理回路と同じ＋5V電源で動作
させることを想定し、Vcc＝5V,V02.5Vとし、また、ト
ランジスタT1およびT2のベース・エミッタ間電位をVBE1
およびVBE2とする。先ず端子B1の電圧レベルViが“0"レ
ベル（＝0V）になつた場合を考える。この場合、 Vi＜V1−VBE1（1.8V） であるので、トランジスタT1が導通状態になり、差動入
力端の電位E0は （E0）Vi＝“0"＝V1−VBE1≡V0＋ΔV1−VBE1 …（１） 次に端子B1のレベルが“1"レベル（Vi5V）になつた場
合には、逆にトランジスタT2が導通し、差動入力端電位
E0は、 （E0）Vi＝“1"＝V2−VBE2≡V0−ΔV2＋VBE2 …（２） になる。すなわち差動入力端の電位E0は、式（１）およ
び（２）から E0＝V0−（VBE1−ΔV1）〜V0＋VBE2−ΔV2） の範囲内で変化する。VBE1VBE20.7Vであるので、例
えばΔV1＝ΔV2＝0.3Vに設定すれば、E0＝V0±0.4Vの範
囲内に抑えることができる。
させることを想定し、Vcc＝5V,V02.5Vとし、また、ト
ランジスタT1およびT2のベース・エミッタ間電位をVBE1
およびVBE2とする。先ず端子B1の電圧レベルViが“0"レ
ベル（＝0V）になつた場合を考える。この場合、 Vi＜V1−VBE1（1.8V） であるので、トランジスタT1が導通状態になり、差動入
力端の電位E0は （E0）Vi＝“0"＝V1−VBE1≡V0＋ΔV1−VBE1 …（１） 次に端子B1のレベルが“1"レベル（Vi5V）になつた場
合には、逆にトランジスタT2が導通し、差動入力端電位
E0は、 （E0）Vi＝“1"＝V2−VBE2≡V0−ΔV2＋VBE2 …（２） になる。すなわち差動入力端の電位E0は、式（１）およ
び（２）から E0＝V0−（VBE1−ΔV1）〜V0＋VBE2−ΔV2） の範囲内で変化する。VBE1VBE20.7Vであるので、例
えばΔV1＝ΔV2＝0.3Vに設定すれば、E0＝V0±0.4Vの範
囲内に抑えることができる。
このように差動回路の入力電位変化幅を比較的小さく抑
えることにより、スイツチング速度を低下する主要因で
ある差動トランジスタの飽和を避けることができる。
えることにより、スイツチング速度を低下する主要因で
ある差動トランジスタの飽和を避けることができる。
上記実施例は、式（１）および式（２）に示した如く、
差動回路の入力電位の上限と下限を制限する２種類の回
路を同時に設置したが、一方のみを使用することも可能
である。本思想に基づく他の実施例を第３図に示す。
差動回路の入力電位の上限と下限を制限する２種類の回
路を同時に設置したが、一方のみを使用することも可能
である。本思想に基づく他の実施例を第３図に示す。
同図は前記実施例（第２図）のトランジスタT2を抵抗21
に変えたものである。入力電位Viが“0"のときはトラン
ジスタT1が動作し、式（１）で示した関係が成立つ。一
方Viが“1"のときは、抵抗20と抵抗21で分圧された電位
が差動回路の入力端に印加されることになる。即ち、 本実施例ではpnpトランジスタを使用しないのでより高
速化できる特長を持つ。
に変えたものである。入力電位Viが“0"のときはトラン
ジスタT1が動作し、式（１）で示した関係が成立つ。一
方Viが“1"のときは、抵抗20と抵抗21で分圧された電位
が差動回路の入力端に印加されることになる。即ち、 本実施例ではpnpトランジスタを使用しないのでより高
速化できる特長を持つ。
以上述べたように、本発明によればレベル変換回路を＋
5Vの単一電源で使用できるほか、レベル変換回路出力電
位の変化幅を小さく抑え、かつ電位を自由に設定できる
ため、差動形電流スイツチ回路の差動トランジスタ対を
非飽和で使用でき、その結果高速スイツチング動作を可
能にできる。また回路も極めて簡単であるため経済的効
果も大きい。
5Vの単一電源で使用できるほか、レベル変換回路出力電
位の変化幅を小さく抑え、かつ電位を自由に設定できる
ため、差動形電流スイツチ回路の差動トランジスタ対を
非飽和で使用でき、その結果高速スイツチング動作を可
能にできる。また回路も極めて簡単であるため経済的効
果も大きい。
第１図は従来のレベル変換回路図、第２図および第３図
は本発明の実施例になるレベル変換回路図である。 1,10……差動形電流スイツチ回路、２……レベル変換回
路、20,21……抵抗。
は本発明の実施例になるレベル変換回路図である。 1,10……差動形電流スイツチ回路、２……レベル変換回
路、20,21……抵抗。
Claims (1)
- 【請求項１】エミッタを共通接続した差動形電流スイッ
チ回路の他方の入力端子に所定の電位V0を印加し、一方
の入力端子を第１の抵抗を介して入力端子に接続すると
ともに、前記一方の入力端子にnpn形トランジスタおよ
びpnp形トランジスタのエミッタを接続し、前記npn形ト
ランジスタのコレクタを電源に、また、前記pnp形トラ
ンジスタのコレクタを基準電位に接続してなるレベル変
換回路において、 前記npn形トランジスタのベースにV0＋ΔV1（０＜ΔV1
＜トランジスタのベース・エミッタ間電位VBE）の電位
を印加し、前記pnp形トランジスタのベースにV0−ΔV2
（０＜ΔV2＜VBE）の電位を印加することを特徴とする
レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240657A JPH0744442B2 (ja) | 1984-11-16 | 1984-11-16 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240657A JPH0744442B2 (ja) | 1984-11-16 | 1984-11-16 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120525A JPS61120525A (ja) | 1986-06-07 |
| JPH0744442B2 true JPH0744442B2 (ja) | 1995-05-15 |
Family
ID=17062751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240657A Expired - Lifetime JPH0744442B2 (ja) | 1984-11-16 | 1984-11-16 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744442B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104833A (ja) * | 1982-12-07 | 1984-06-16 | Nec Corp | 入力回路 |
-
1984
- 1984-11-16 JP JP59240657A patent/JPH0744442B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61120525A (ja) | 1986-06-07 |
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