JPH0738246A - はんだ付け方法及び該方法に用いる成形はんだ - Google Patents
はんだ付け方法及び該方法に用いる成形はんだInfo
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- JPH0738246A JPH0738246A JP18151493A JP18151493A JPH0738246A JP H0738246 A JPH0738246 A JP H0738246A JP 18151493 A JP18151493 A JP 18151493A JP 18151493 A JP18151493 A JP 18151493A JP H0738246 A JPH0738246 A JP H0738246A
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- Japan
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- solder
- chip
- mounting
- soldering method
- soldering
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【目的】 大きさの異なるチップ状電子部品の各々が必
要とする適切なはんだ量を手間を要することなく、か
つ、コストアップを招くことなく供給することができる
はんだ付け方法を提供すること。 【構成】 クリームはんだ１３ａの印刷工程、クリーム
はんだ１３ａが印刷された箇所への抵抗１４の実装工
程、チップ状成形はんだ１５の実装工程、及びリフロー
加熱処理工程を含んでいるはんだ付け方法。
要とする適切なはんだ量を手間を要することなく、か
つ、コストアップを招くことなく供給することができる
はんだ付け方法を提供すること。 【構成】 クリームはんだ１３ａの印刷工程、クリーム
はんだ１３ａが印刷された箇所への抵抗１４の実装工
程、チップ状成形はんだ１５の実装工程、及びリフロー
加熱処理工程を含んでいるはんだ付け方法。
Description
【０００１】
【産業上の利用分野】本発明ははんだ付け方法及び該方
法に用いる成形はんだに関し、より詳細にはチップ状電
子部品のはんだ付け方法及び該方法に用いる成形はんだ
に関する。
法に用いる成形はんだに関し、より詳細にはチップ状電
子部品のはんだ付け方法及び該方法に用いる成形はんだ
に関する。
【０００２】
【従来の技術】図２（ａ）〜（ｅ）は従来のこの種はん
だ付け方法を概略的に示した工程図であり、図中１１は
プリント基板を示している。プリント基板１１上にはラ
ンド１２が形成されており、ランド１２上にクリームは
んだ１３ａをメタルマスク（図示せず）を用いて例えば
１５０〜２５０μｍの範囲の厚さで印刷する（図２
（ａ））。このクリームはんだ１３ａ上に抵抗１４、Ｉ
Ｃ２０等を実装マシン（図示せず）により配置し（図２
（ｂ））、この後２３０℃前後のリフロー加熱処理を施
し、クリームはんだ１３ａを溶融させて抵抗電極部１４
ａ、ＩＣリード端子２０ａにはんだのフィレット１３ｂ
を形成する（図２（ｃ））。 このフィレット１３ｂが
形成されたはんだ１３によって抵抗１４、ＩＣ２０等が
ランド１２に強固に固定、接続される。
だ付け方法を概略的に示した工程図であり、図中１１は
プリント基板を示している。プリント基板１１上にはラ
ンド１２が形成されており、ランド１２上にクリームは
んだ１３ａをメタルマスク（図示せず）を用いて例えば
１５０〜２５０μｍの範囲の厚さで印刷する（図２
（ａ））。このクリームはんだ１３ａ上に抵抗１４、Ｉ
Ｃ２０等を実装マシン（図示せず）により配置し（図２
（ｂ））、この後２３０℃前後のリフロー加熱処理を施
し、クリームはんだ１３ａを溶融させて抵抗電極部１４
ａ、ＩＣリード端子２０ａにはんだのフィレット１３ｂ
を形成する（図２（ｃ））。 このフィレット１３ｂが
形成されたはんだ１３によって抵抗１４、ＩＣ２０等が
ランド１２に強固に固定、接続される。
【０００３】上記工程終了後、抵抗電極部１４ａのよう
にクリームはんだ１３ａだけでは、抵抗電極部１４ａに
対して良好なフィレット１３ｂが形成されないような部
分には、手作業で個別に棒はんだ２１及びはんだごて２
２を用いた盛りはんだ工程を施す（図２（ｄ））。この
ようにしてランド１２上に固定、接続される抵抗１４、
ＩＣ２０等における抵抗電極部１４ａ、ＩＣリード端子
２０ａ等電極部の全てに対して良好なフィレット１３ｂ
を形成する（図２（ｅ））。なお、クリームはんだ１３
ａにはフラックスが良好なはんだ濡れ性の確保を目的と
して混入されている。
にクリームはんだ１３ａだけでは、抵抗電極部１４ａに
対して良好なフィレット１３ｂが形成されないような部
分には、手作業で個別に棒はんだ２１及びはんだごて２
２を用いた盛りはんだ工程を施す（図２（ｄ））。この
ようにしてランド１２上に固定、接続される抵抗１４、
ＩＣ２０等における抵抗電極部１４ａ、ＩＣリード端子
２０ａ等電極部の全てに対して良好なフィレット１３ｂ
を形成する（図２（ｅ））。なお、クリームはんだ１３
ａにはフラックスが良好なはんだ濡れ性の確保を目的と
して混入されている。
【０００４】
【発明が解決しようとする課題】上記はんだ付け工程に
おけるクリームはんだ印刷工程は、メタルマスク１枚だ
けで行われており、全体的な印刷の厚さは変更可能であ
るが部分的な印刷の厚さの変更は不可能である。このこ
とにより、各種のチップ状電子部品が同一のプリント基
板１１上に混載される場合、各々のチップ状電子部品が
必要とする適切なはんだ量を供給することができない。
すなわち、ＩＣ２０として例えばクアッドフラットパッ
ケージ（以下ＱＦＰと記す）タイプが挙げられ、前記Ｑ
ＦＰは０．５ｍｍの狭小ピッチのＩＣリード端子２０ａ
を有するため、大電力型の抵抗１４が必要とするような
多量のクリームはんだ１３ａが供給されると、クリーム
はんだ１３ａが隣同士でつながってブリッジを生じるこ
とがある。クリームはんだ１３ａのブリッジが生じた場
合、リフロー後において電極間のショートが起こり、製
品としての電気的性能を満たさないこととなる。このよ
うなことから、大電力型の抵抗１４等に放熱及びはんだ
付け強度の点から多量のはんだ１３が必要であったとし
てもＩＣ２０等の有するリード端子２０ａ等においてブ
リッジを生じさせないように少量のクリームはんだ１３
ａが供給されることとなる。このため抵抗２３等には後
工程として個別に手作業による盛りはんだ工程が必要と
され、手間を要するという課題があった。加えて、該盛
りはんだ工程には工数がかかるためコストアップを招く
という課題もあった。
おけるクリームはんだ印刷工程は、メタルマスク１枚だ
けで行われており、全体的な印刷の厚さは変更可能であ
るが部分的な印刷の厚さの変更は不可能である。このこ
とにより、各種のチップ状電子部品が同一のプリント基
板１１上に混載される場合、各々のチップ状電子部品が
必要とする適切なはんだ量を供給することができない。
すなわち、ＩＣ２０として例えばクアッドフラットパッ
ケージ（以下ＱＦＰと記す）タイプが挙げられ、前記Ｑ
ＦＰは０．５ｍｍの狭小ピッチのＩＣリード端子２０ａ
を有するため、大電力型の抵抗１４が必要とするような
多量のクリームはんだ１３ａが供給されると、クリーム
はんだ１３ａが隣同士でつながってブリッジを生じるこ
とがある。クリームはんだ１３ａのブリッジが生じた場
合、リフロー後において電極間のショートが起こり、製
品としての電気的性能を満たさないこととなる。このよ
うなことから、大電力型の抵抗１４等に放熱及びはんだ
付け強度の点から多量のはんだ１３が必要であったとし
てもＩＣ２０等の有するリード端子２０ａ等においてブ
リッジを生じさせないように少量のクリームはんだ１３
ａが供給されることとなる。このため抵抗２３等には後
工程として個別に手作業による盛りはんだ工程が必要と
され、手間を要するという課題があった。加えて、該盛
りはんだ工程には工数がかかるためコストアップを招く
という課題もあった。
【０００５】本発明はこのような課題に鑑みなされたも
のであって、大きさの異なるチップ状電子部品の各々が
必要とする適切なはんだ量を手間を要することなく、か
つ、コストアップを招くことなく供給することができる
はんだ付け方法及び該方法に用いる成形はんだを提供す
ることを目的としている。
のであって、大きさの異なるチップ状電子部品の各々が
必要とする適切なはんだ量を手間を要することなく、か
つ、コストアップを招くことなく供給することができる
はんだ付け方法及び該方法に用いる成形はんだを提供す
ることを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るはんだ付け方法は、クリームはんだの印
刷工程、前記クリームはんだが印刷された箇所へのチッ
プ状電子部品の実装工程、チップ状成形はんだの実装工
程、及びリフロー加熱処理工程を含んでいることを特徴
としている。
に本発明に係るはんだ付け方法は、クリームはんだの印
刷工程、前記クリームはんだが印刷された箇所へのチッ
プ状電子部品の実装工程、チップ状成形はんだの実装工
程、及びリフロー加熱処理工程を含んでいることを特徴
としている。
【０００７】また本発明に係るはんだ付け方法に用いる
成形はんだ（１）は、小型チップ状電子部品と同一又は
類似の形状をしていることを特徴としている。
成形はんだ（１）は、小型チップ状電子部品と同一又は
類似の形状をしていることを特徴としている。
【０００８】さらに本発明に係るはんだ付け方法に用い
る成形はんだ（２）は、成形はんだ（１）の中心部にフ
ラックスが埋設されていることを特徴としている。
る成形はんだ（２）は、成形はんだ（１）の中心部にフ
ラックスが埋設されていることを特徴としている。
【０００９】
【作用】上記したはんだ付け方法は、クリームはんだの
印刷工程、前記クリームはんだが印刷された箇所へのチ
ップ状電子部品の実装工程、チップ状成形はんだの実装
工程、及びリフロー加熱処理工程を含んでいるので、大
きさの異なるチップ状電子部品の各々が必要とする適切
なはんだ量が手間を要することなく、かつ、コストアッ
プを招くこともなく供給される。
印刷工程、前記クリームはんだが印刷された箇所へのチ
ップ状電子部品の実装工程、チップ状成形はんだの実装
工程、及びリフロー加熱処理工程を含んでいるので、大
きさの異なるチップ状電子部品の各々が必要とする適切
なはんだ量が手間を要することなく、かつ、コストアッ
プを招くこともなく供給される。
【００１０】また上記したはんだ付け方法に用いる成形
はんだ（１）の場合は、小型チップ状電子部品と同一又
は類似の形状をしているので、従来からチップ状電子部
品を実装する際に用いられている実装マシンの利用が可
能となり、手作業で個別に行われていた手間のかかる盛
りはんだ工程が削除される。
はんだ（１）の場合は、小型チップ状電子部品と同一又
は類似の形状をしているので、従来からチップ状電子部
品を実装する際に用いられている実装マシンの利用が可
能となり、手作業で個別に行われていた手間のかかる盛
りはんだ工程が削除される。
【００１１】また上記したはんだ付け方法に用いる成形
はんだ（２）の場合は、成形はんだ（１）の中心部にフ
ラックスが埋設されているので、良好なはんだ濡れ性の
確保が可能となる。
はんだ（２）の場合は、成形はんだ（１）の中心部にフ
ラックスが埋設されているので、良好なはんだ濡れ性の
確保が可能となる。
【００１２】
【実施例】以下、本発明に係るはんだ付け方法及び該方
法に用いる成形はんだの実施例を図面に基づいて説明す
る。なお、従来例と同一の機能を有する構成部品には同
一の符号を付すこととする。図１（ａ）〜（ｄ）は本発
明に係るはんだ付け方法の実施例を概略的に示した工程
図であり、図中１１はプリント基板を示している。プリ
ント基板１１上にはランド１２が形成されており、ラン
ド１２上にクリームはんだ１３ａをメタルマスク（図示
せず）を用いて印刷する。クリームはんだ１３ａの印刷
はプリント基板１１上に実装する部品のうち、必要はん
だ量が最小量であるＩＣ（図示せず）等を基準としたは
んだ量、例えば１５０〜２５０μｍの範囲の厚さで行う
（図１（ａ））。このクリームはんだ１３ａ上にチップ
状電子部品である抵抗１４等を実装マシン（図示せず）
により配置し（図１（ｂ））、さらに従来盛りはんだが
必要とされていた箇所における、クリームはんだ１３ａ
上には、抵抗１４等を実装する際に用いた前記実装マシ
ンを利用して小型チップ状電子部品と同一又は類似の形
状に加工されたチップ状成形はんだ１５を設置する（図
１（ｃ））。この後２３０℃前後のリフロー加熱処理を
施し、（ｄ）図に示したようにクリームはんだ１３ａ及
びチップ状成形はんだ１５を溶融させて、抵抗電極部１
４ａにはんだのフィレット１３ｂを形成する。このフィ
レット１３ｂが形成されたはんだ１３によって、抵抗１
４等がランド１２に強固に固定、接続される。なお、ク
リームはんだ１３ａにはフラックスが良好なはんだ濡れ
性の確保を目的として混入されている。
法に用いる成形はんだの実施例を図面に基づいて説明す
る。なお、従来例と同一の機能を有する構成部品には同
一の符号を付すこととする。図１（ａ）〜（ｄ）は本発
明に係るはんだ付け方法の実施例を概略的に示した工程
図であり、図中１１はプリント基板を示している。プリ
ント基板１１上にはランド１２が形成されており、ラン
ド１２上にクリームはんだ１３ａをメタルマスク（図示
せず）を用いて印刷する。クリームはんだ１３ａの印刷
はプリント基板１１上に実装する部品のうち、必要はん
だ量が最小量であるＩＣ（図示せず）等を基準としたは
んだ量、例えば１５０〜２５０μｍの範囲の厚さで行う
（図１（ａ））。このクリームはんだ１３ａ上にチップ
状電子部品である抵抗１４等を実装マシン（図示せず）
により配置し（図１（ｂ））、さらに従来盛りはんだが
必要とされていた箇所における、クリームはんだ１３ａ
上には、抵抗１４等を実装する際に用いた前記実装マシ
ンを利用して小型チップ状電子部品と同一又は類似の形
状に加工されたチップ状成形はんだ１５を設置する（図
１（ｃ））。この後２３０℃前後のリフロー加熱処理を
施し、（ｄ）図に示したようにクリームはんだ１３ａ及
びチップ状成形はんだ１５を溶融させて、抵抗電極部１
４ａにはんだのフィレット１３ｂを形成する。このフィ
レット１３ｂが形成されたはんだ１３によって、抵抗１
４等がランド１２に強固に固定、接続される。なお、ク
リームはんだ１３ａにはフラックスが良好なはんだ濡れ
性の確保を目的として混入されている。
【００１３】以上説明したように本実施例に係るはんだ
付け方法にあっては、チップ状成形はんだ１５が小型チ
ップ状電子部品である抵抗１４等と同一又は類似の形状
に加工されているので、抵抗１４等を実装する際に用い
る前記実装マシンを利用することができ、はんだ量不足
箇所におけるはんだの供給を手間を要することなく行う
ことができる。またこの供給にあっては、チップ状成形
はんだ１５の大きさあるいは実装する個数を変えること
によって、プリント基板１１上に混載されることとなる
大きさの異なる抵抗１４及びコンデンサ（図示せず）等
のチップ状電子部品がそれぞれ必要とする適切なはんだ
量を供給することができる。このことにより、手間を要
する手作業による盛りはんだ工程を削減することがで
き、また該盛りはんだ工程に起因したコストアップの問
題を解消することもできる。
付け方法にあっては、チップ状成形はんだ１５が小型チ
ップ状電子部品である抵抗１４等と同一又は類似の形状
に加工されているので、抵抗１４等を実装する際に用い
る前記実装マシンを利用することができ、はんだ量不足
箇所におけるはんだの供給を手間を要することなく行う
ことができる。またこの供給にあっては、チップ状成形
はんだ１５の大きさあるいは実装する個数を変えること
によって、プリント基板１１上に混載されることとなる
大きさの異なる抵抗１４及びコンデンサ（図示せず）等
のチップ状電子部品がそれぞれ必要とする適切なはんだ
量を供給することができる。このことにより、手間を要
する手作業による盛りはんだ工程を削減することがで
き、また該盛りはんだ工程に起因したコストアップの問
題を解消することもできる。
【００１４】また、成形はんだの別の実施例にあって
は、成形はんだの中心部にフラックスが埋設されてお
り、このようにフラックスを埋設しておくことによりは
んだ濡れ性の向上を図ることができる。その他上記実施
例の場合と同様の効果を得ることができる。
は、成形はんだの中心部にフラックスが埋設されてお
り、このようにフラックスを埋設しておくことによりは
んだ濡れ性の向上を図ることができる。その他上記実施
例の場合と同様の効果を得ることができる。
【００１５】
【発明の効果】以上詳述したように本発明に係るはんだ
付け方法にあっては、クリームはんだの印刷工程、前記
クリームはんだが印刷された箇所へのチップ状電子部品
の実装工程、チップ状成形はんだの実装工程、及びリフ
ロー加熱処理工程を含んでいるので、大きさの異なるチ
ップ状電子部品の各々が必要とする適切なはんだ量を手
間を要することなく、かつ、コストアップを招くことな
く供給することができる。
付け方法にあっては、クリームはんだの印刷工程、前記
クリームはんだが印刷された箇所へのチップ状電子部品
の実装工程、チップ状成形はんだの実装工程、及びリフ
ロー加熱処理工程を含んでいるので、大きさの異なるチ
ップ状電子部品の各々が必要とする適切なはんだ量を手
間を要することなく、かつ、コストアップを招くことな
く供給することができる。
【００１６】また本発明に係るはんだ付け方法に用いる
成形はんだにあって、小型チップ状電子部品と同一又は
類似の形状をしている場合には、従来からチップ状電子
部品を実装する際に用いられている実装マシンの利用が
可能となり、手作業で個別に行われていた手間のかかる
盛りはんだ工程を削除することができる。
成形はんだにあって、小型チップ状電子部品と同一又は
類似の形状をしている場合には、従来からチップ状電子
部品を実装する際に用いられている実装マシンの利用が
可能となり、手作業で個別に行われていた手間のかかる
盛りはんだ工程を削除することができる。
【００１７】また本発明に係るはんだ付け方法に用いる
成形はんだにあって、前記成形はんだの中心部にフラッ
クスが埋設されている場合には、良好なはんだ濡れ性の
確保を図ることができる。
成形はんだにあって、前記成形はんだの中心部にフラッ
クスが埋設されている場合には、良好なはんだ濡れ性の
確保を図ることができる。
【図１】（ａ）〜（ｄ）は本発明のはんだ付け方法の実
施例を概略的に示した工程図である。
施例を概略的に示した工程図である。
【図２】（ａ）〜（ｅ）は従来のこの種はんだ付け方法
を概略的に示した工程図である。
を概略的に示した工程図である。
１３ａ クリームはんだ １４ 抵抗（チップ状電子部品） １５ チップ状成形はんだ
Claims (3)
- 【請求項１】 クリームはんだの印刷工程、前記クリー
ムはんだが印刷された箇所へのチップ状電子部品の実装
工程、チップ状成形はんだの実装工程、及びリフロー加
熱処理工程を含んでいることを特徴とするはんだ付け方
法。 - 【請求項２】 小型チップ状電子部品と同一又は類似の
形状をしていることを特徴とする請求項１記載のはんだ
付け方法に用いる成形はんだ。 - 【請求項３】 中心部にフラックスが埋設されているこ
とを特徴とする請求項２記載の成形はんだ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18151493A JPH0738246A (ja) | 1993-07-22 | 1993-07-22 | はんだ付け方法及び該方法に用いる成形はんだ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18151493A JPH0738246A (ja) | 1993-07-22 | 1993-07-22 | はんだ付け方法及び該方法に用いる成形はんだ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738246A true JPH0738246A (ja) | 1995-02-07 |
Family
ID=16102096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18151493A Withdrawn JPH0738246A (ja) | 1993-07-22 | 1993-07-22 | はんだ付け方法及び該方法に用いる成形はんだ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738246A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004006638A1 (en) * | 2002-07-10 | 2004-01-15 | Intel Corporation | Selective area solder placement |
| US7538440B2 (en) | 2003-04-30 | 2009-05-26 | Intel Corporation | Method for improved high current component interconnections |
| CN105873428A (zh) * | 2015-02-10 | 2016-08-17 | 松下知识产权经营株式会社 | 部件安装装置、部件安装方法以及部件安装生产线 |
| CN105873426A (zh) * | 2015-02-10 | 2016-08-17 | 松下知识产权经营株式会社 | 部件安装装置和部件安装方法以及部件安装生产线 |
| JP2016192455A (ja) * | 2015-03-31 | 2016-11-10 | パナソニックＩｐマネジメント株式会社 | 部品実装ラインおよび部品実装方法ならびに部品実装装置 |
-
1993
- 1993-07-22 JP JP18151493A patent/JPH0738246A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004006638A1 (en) * | 2002-07-10 | 2004-01-15 | Intel Corporation | Selective area solder placement |
| US6933449B2 (en) | 2002-07-10 | 2005-08-23 | Intel Corporation | Selective area solder placement |
| US7538440B2 (en) | 2003-04-30 | 2009-05-26 | Intel Corporation | Method for improved high current component interconnections |
| CN105873428A (zh) * | 2015-02-10 | 2016-08-17 | 松下知识产权经营株式会社 | 部件安装装置、部件安装方法以及部件安装生产线 |
| CN105873426A (zh) * | 2015-02-10 | 2016-08-17 | 松下知识产权经营株式会社 | 部件安装装置和部件安装方法以及部件安装生产线 |
| JP2016149383A (ja) * | 2015-02-10 | 2016-08-18 | パナソニックＩｐマネジメント株式会社 | 部品実装装置および部品実装方法ならびに部品実装ライン |
| JP2016149384A (ja) * | 2015-02-10 | 2016-08-18 | パナソニックＩｐマネジメント株式会社 | 部品実装装置および部品実装方法ならびに部品実装ライン |
| US10076070B2 (en) | 2015-02-10 | 2018-09-11 | Panasonic Intellectual Property Management Co., Ltd. | Component mounting method |
| US10149419B2 (en) | 2015-02-10 | 2018-12-04 | Panasonic Intellectual Property Management Co., Ltd. | Component mounting method |
| JP2016192455A (ja) * | 2015-03-31 | 2016-11-10 | パナソニックＩｐマネジメント株式会社 | 部品実装ラインおよび部品実装方法ならびに部品実装装置 |
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| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |