JPH07336168A - 電力増幅器 - Google Patents
電力増幅器Info
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- JPH07336168A JPH07336168A JP6127266A JP12726694A JPH07336168A JP H07336168 A JPH07336168 A JP H07336168A JP 6127266 A JP6127266 A JP 6127266A JP 12726694 A JP12726694 A JP 12726694A JP H07336168 A JPH07336168 A JP H07336168A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0277—Selecting one or more amplifiers from a plurality of amplifiers
-
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- H03—ELECTRONIC CIRCUITRY
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- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/56—Modifications of input or output impedances, not otherwise provided for
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【目的】 高効率動作により互いに異なる電力レベルの
増幅出力を出力する複数の増幅回路が、選択的に、か
つ、各々が高精度に効率改善された高効率動作でもって
動作する電力増幅器を得る。 【構成】 増幅すべき信号が入力されるノードｎ1 と出
力端子ＯＵＴ間に高効率動作により高電力レベルの増幅
出力を出力する第１の増幅回路１００ａ（出力増幅段Ａ
2 ，出力整合回路Ｍ2)と、高効率動作により低電力レベ
ルの増幅出力を出力する第２の増幅回路１００ｂ（出力
増幅段Ａ3 ，出力整合回路ＯＭ3)とを並列に接続し、第
２の増幅回路１００ｂにおける出力整合回路ＯＭ3 と出
力端子ＯＵＴ間にＦＥＴスイッチＳＷ3 を挿入する。
増幅出力を出力する複数の増幅回路が、選択的に、か
つ、各々が高精度に効率改善された高効率動作でもって
動作する電力増幅器を得る。 【構成】 増幅すべき信号が入力されるノードｎ1 と出
力端子ＯＵＴ間に高効率動作により高電力レベルの増幅
出力を出力する第１の増幅回路１００ａ（出力増幅段Ａ
2 ，出力整合回路Ｍ2)と、高効率動作により低電力レベ
ルの増幅出力を出力する第２の増幅回路１００ｂ（出力
増幅段Ａ3 ，出力整合回路ＯＭ3)とを並列に接続し、第
２の増幅回路１００ｂにおける出力整合回路ＯＭ3 と出
力端子ＯＵＴ間にＦＥＴスイッチＳＷ3 を挿入する。
Description
【０００１】
【産業上の利用分野】この発明は電力増幅器に関し、特
に小型携帯電話の送信部に用いられる電力増幅器の効率
改善に関するものである。
に小型携帯電話の送信部に用いられる電力増幅器の効率
改善に関するものである。
【０００２】
【従来の技術】近年、小型携帯電話機の普及によりアナ
ログ変調方式やディジタル変調方式を用いた移動体通信
の市場が急速に成長しつつある。この小型携帯電話機で
は、一般に電池が電源として用いられるので、長時間動
作できるようにするためには、その低消費電力化が重要
な技術的課題となっている。特に、信号振幅をアンテナ
出力まで増幅する役割を担う電力増幅器は、小型携帯電
話機の全消費電力のうちの大きなウェート（７０〜８０
％程度）を占めるため、低消費電力化を図るためにはこ
の電力増幅器の高効率化が重要な技術的課題となってい
る。
ログ変調方式やディジタル変調方式を用いた移動体通信
の市場が急速に成長しつつある。この小型携帯電話機で
は、一般に電池が電源として用いられるので、長時間動
作できるようにするためには、その低消費電力化が重要
な技術的課題となっている。特に、信号振幅をアンテナ
出力まで増幅する役割を担う電力増幅器は、小型携帯電
話機の全消費電力のうちの大きなウェート（７０〜８０
％程度）を占めるため、低消費電力化を図るためにはこ
の電力増幅器の高効率化が重要な技術的課題となってい
る。
【０００３】図１３は一般的なアナログ変調（周波数変
調）方式の小型携帯電話機の送信器の概略構成を示すブ
ロック図である。図において、１は音声信号データ（Ｉ
Ｎ ｄａｔａ）に応じて次段の電圧制御水晶発振器（ＶＣ
ＸＯ）２を制御する制御回路である。電圧制御水晶発振
器（ＶＣＸＯ）２は上記音声信号データ（ＩＮ ｄａｔ
ａ）に応じて周波数変調（ＦＭ）を行う。３は周波数変
換用のミキサで、周波数シンセサイザ４が生成するＲＦ
（無線周波数）帯の搬送波信号と、電圧制御水晶発振器
（ＶＣＸＯ）２により得られたＩＦ（中間周波数）帯の
ＦＭ変調信号とを混合して、このＦＭ変調信号をＩＦ帯
からＲＦ帯へ周波数変換する。５はこの周波数変換によ
り生成される不要波を除去するための帯域通過フィルタ
（ＢＰＦ）、６はＲＦ帯に周波数変換され、帯域通過フ
ィルタ（ＢＰＦ）５によりその不要波が除去された上記
ＦＭ変調信号の電力をアンテナ出力にまで高める電力増
幅器、７は電力増幅器６での増幅された上記ＦＭ変調信
号から、該増幅により生成した不要波を除去して、送信
する周波数帯の信号のみを通過させる帯域通過フィルタ
（ＢＰＦ）、９はこの帯域通過フィルタ（ＢＰＦ）７を
通過した信号を外部に送信するアンテナである。また、
８は帯域通過フィルタ（ＢＰＦ）で、アテンナ９に受信
された信号のうち、受信回路１０が受信する周波数帯の
信号のみを通過させる。ここで、帯域通過フィルタ（Ｂ
ＰＦ）８と受信回路１０は受信器を構成する要素であ
る。
調）方式の小型携帯電話機の送信器の概略構成を示すブ
ロック図である。図において、１は音声信号データ（Ｉ
Ｎ ｄａｔａ）に応じて次段の電圧制御水晶発振器（ＶＣ
ＸＯ）２を制御する制御回路である。電圧制御水晶発振
器（ＶＣＸＯ）２は上記音声信号データ（ＩＮ ｄａｔ
ａ）に応じて周波数変調（ＦＭ）を行う。３は周波数変
換用のミキサで、周波数シンセサイザ４が生成するＲＦ
（無線周波数）帯の搬送波信号と、電圧制御水晶発振器
（ＶＣＸＯ）２により得られたＩＦ（中間周波数）帯の
ＦＭ変調信号とを混合して、このＦＭ変調信号をＩＦ帯
からＲＦ帯へ周波数変換する。５はこの周波数変換によ
り生成される不要波を除去するための帯域通過フィルタ
（ＢＰＦ）、６はＲＦ帯に周波数変換され、帯域通過フ
ィルタ（ＢＰＦ）５によりその不要波が除去された上記
ＦＭ変調信号の電力をアンテナ出力にまで高める電力増
幅器、７は電力増幅器６での増幅された上記ＦＭ変調信
号から、該増幅により生成した不要波を除去して、送信
する周波数帯の信号のみを通過させる帯域通過フィルタ
（ＢＰＦ）、９はこの帯域通過フィルタ（ＢＰＦ）７を
通過した信号を外部に送信するアンテナである。また、
８は帯域通過フィルタ（ＢＰＦ）で、アテンナ９に受信
された信号のうち、受信回路１０が受信する周波数帯の
信号のみを通過させる。ここで、帯域通過フィルタ（Ｂ
ＰＦ）８と受信回路１０は受信器を構成する要素であ
る。
【０００４】図１４は上記電力増幅器６の従来の構成を
示すブロック図であり、図において、ＩＮは入力端子で
あり、該入力端子ＩＮに入力整合回路Ｍ1 を介して出力
増幅段Ａ2 をドライブするためのドライバ段Ａ1 の入力
が接続されている。このドライバ段Ａ1 の出力は、段間
整合回路Ｍ12とＡＣ結合用キャパシタＣ1 の直列接続体
を介して出力増幅段Ａ2 の入力に接続され、出力増幅段
Ａ2 の出力は、出力整合回路Ｍ2 を介して出力端子ＯＵ
Ｔに接続されている。ここで、Ｖｇ1 とＶｄ１はドライ
バ段Ａ１ を構成するＦＥＴのゲートバイアス端子とド
レインバイアス端子、Ｖｇ2 とＶｄ2 は出力増幅段Ａ2
を構成する増幅用ＦＥＴのゲートバイアス端子とドレイ
ンバイアス端子である。
示すブロック図であり、図において、ＩＮは入力端子で
あり、該入力端子ＩＮに入力整合回路Ｍ1 を介して出力
増幅段Ａ2 をドライブするためのドライバ段Ａ1 の入力
が接続されている。このドライバ段Ａ1 の出力は、段間
整合回路Ｍ12とＡＣ結合用キャパシタＣ1 の直列接続体
を介して出力増幅段Ａ2 の入力に接続され、出力増幅段
Ａ2 の出力は、出力整合回路Ｍ2 を介して出力端子ＯＵ
Ｔに接続されている。ここで、Ｖｇ1 とＶｄ１はドライ
バ段Ａ１ を構成するＦＥＴのゲートバイアス端子とド
レインバイアス端子、Ｖｇ2 とＶｄ2 は出力増幅段Ａ2
を構成する増幅用ＦＥＴのゲートバイアス端子とドレイ
ンバイアス端子である。
【０００５】ところで、小型携帯電話機の送信器では、
一般にアナログ変調（周波数変調）方式において１Ｗ以
上の出力電力が要求され、この１Ｗ以上の高出力動作時
の高効率化のために、その電力増幅器の設計に高調波処
理技術を導入する等の様々な工夫がなされている。しか
し、小型携帯電話機の送信器が最大出力に近い高出力で
動作するのは、小型携帯電話機が基地局から最も離れた
場所で使用されるときであり、基地局に近い場所で使用
されるときは、小型携帯電話機の送信器は、その出力電
力を抑えた低出力動作状態（例えば１Ｗに対して１０〜
２０ｄＢダウンした状態）、即ち、その電力増幅器の消
費電流を抑えた状態で使用した方が、電源として用いら
れる電池の長寿命化には有利である。このため、この低
出力動作を実現するために、従来の小型携帯電話機の送
信器では、電力増幅器６（図１４参照）のドライバ段Ａ
1 及び出力増幅段Ａ2 におけるゲートバイアス端子Ｖｇ
1，Ｖｇ2 と、ドレインバイアス端子Ｖｄ1 ，Ｖｄ2 に
印加するバイアス電圧を抑制することにより、低出力動
作時に最も電力が消費される出力増幅段Ａ2 の消費電流
を抑えて、電力増幅器６を動作させる方法が用いられて
いる。また、電力増幅器６の入力電力は増幅器内におい
て、ほぼ一定で使用されるのが一般的であるが、低出力
動作を実現するために、電力増幅器６（の入力端子Ｉ
Ｎ）に入力される入力電力を制御する方法が行われるこ
ともある。
一般にアナログ変調（周波数変調）方式において１Ｗ以
上の出力電力が要求され、この１Ｗ以上の高出力動作時
の高効率化のために、その電力増幅器の設計に高調波処
理技術を導入する等の様々な工夫がなされている。しか
し、小型携帯電話機の送信器が最大出力に近い高出力で
動作するのは、小型携帯電話機が基地局から最も離れた
場所で使用されるときであり、基地局に近い場所で使用
されるときは、小型携帯電話機の送信器は、その出力電
力を抑えた低出力動作状態（例えば１Ｗに対して１０〜
２０ｄＢダウンした状態）、即ち、その電力増幅器の消
費電流を抑えた状態で使用した方が、電源として用いら
れる電池の長寿命化には有利である。このため、この低
出力動作を実現するために、従来の小型携帯電話機の送
信器では、電力増幅器６（図１４参照）のドライバ段Ａ
1 及び出力増幅段Ａ2 におけるゲートバイアス端子Ｖｇ
1，Ｖｇ2 と、ドレインバイアス端子Ｖｄ1 ，Ｖｄ2 に
印加するバイアス電圧を抑制することにより、低出力動
作時に最も電力が消費される出力増幅段Ａ2 の消費電流
を抑えて、電力増幅器６を動作させる方法が用いられて
いる。また、電力増幅器６の入力電力は増幅器内におい
て、ほぼ一定で使用されるのが一般的であるが、低出力
動作を実現するために、電力増幅器６（の入力端子Ｉ
Ｎ）に入力される入力電力を制御する方法が行われるこ
ともある。
【０００６】図１５は電力増幅器６（図１４参照）にお
いて、ゲートバイアス端子Ｖｇ1 ，Ｖｇ2 ，及びドレイ
ンバイアス端子Ｖｄ1 ，Ｖｄ2 にそれぞれ印加されるゲ
ートバイアス電圧，及びドレインバイアス電圧を制御し
た場合の出力電力と消費電流の関係を示した図であり、
図において、Ａ点は出力電力が１Ｗ時の消費電流値を、
Ｂ点は出力電力が１Ｗから１０ｄＢダウンした１００ｍ
Ｗ時の消費電流値を、Ｃ点は出力電力が１Ｗから２０ｄ
Ｂダウンした１０ｍＷ時の消費電流値を示している。
いて、ゲートバイアス端子Ｖｇ1 ，Ｖｇ2 ，及びドレイ
ンバイアス端子Ｖｄ1 ，Ｖｄ2 にそれぞれ印加されるゲ
ートバイアス電圧，及びドレインバイアス電圧を制御し
た場合の出力電力と消費電流の関係を示した図であり、
図において、Ａ点は出力電力が１Ｗ時の消費電流値を、
Ｂ点は出力電力が１Ｗから１０ｄＢダウンした１００ｍ
Ｗ時の消費電流値を、Ｃ点は出力電力が１Ｗから２０ｄ
Ｂダウンした１０ｍＷ時の消費電流値を示している。
【０００７】また、図１６は上記電力増幅器６（図１４
参照）の入力電力に対する出力電力の特性曲線と、入力
電力に対する電力付加効率の特性曲線を示した図であ
り、図において、実線の曲線Ｘ1 が高出力動作時の入力
電力に対する出力電力の特性曲線、実線の曲線Ｘ2 が低
出力動作時の入力電力に対する出力電力の特性曲線、点
線の曲線Ｙ1 が高出力動作時の入力電力に対する電力付
加効率の特性曲線、点線の曲線Ｙ2 が低出力動作時の入
力電力に対する電力付加効率の特性曲線である。また、
図中のａ1 ，ａ2 は図１５のＡ点における出力電力と電
力付加効率であり、ｃ1 ，ｃ2 は図１５のＣ点における
出力電力と電力付加効率である。ここで、これらａ1 ，
ａ2 ，ｃ1 ，ｃ2 は入力電力を図中の△で特定する一定
の値とした時のものである。
参照）の入力電力に対する出力電力の特性曲線と、入力
電力に対する電力付加効率の特性曲線を示した図であ
り、図において、実線の曲線Ｘ1 が高出力動作時の入力
電力に対する出力電力の特性曲線、実線の曲線Ｘ2 が低
出力動作時の入力電力に対する出力電力の特性曲線、点
線の曲線Ｙ1 が高出力動作時の入力電力に対する電力付
加効率の特性曲線、点線の曲線Ｙ2 が低出力動作時の入
力電力に対する電力付加効率の特性曲線である。また、
図中のａ1 ，ａ2 は図１５のＡ点における出力電力と電
力付加効率であり、ｃ1 ，ｃ2 は図１５のＣ点における
出力電力と電力付加効率である。ここで、これらａ1 ，
ａ2 ，ｃ1 ，ｃ2 は入力電力を図中の△で特定する一定
の値とした時のものである。
【０００８】図１６から明らかなように、上記電力増幅
器６では、高出力動作時（図１５のＡ点）は、整合回路
Ｍ2 に設けられた高調波処理回路等により、例えば電力
付加効率５０〜６０％の高効率動作を行うが、低出力動
作時（図１５のＣ点）では効率は数％程度まで著しく低
下してしまう。これは、ドレインバイアス電圧を小さく
することにより、電力増幅器６の消費電流を低減するよ
うにしても、電源、すなわち、電池の供給する電圧は基
本的にほぼ一定であるので、電池から見たＤＣ的な消費
電力は電流の低減分のみに依存してしまうこと，及び出
力増幅段Ａ2 の増幅用ＦＥＴは上述したように高出力動
作時の高効率化のためにそのゲート幅を大きくしている
ことから、ドレインバイアス電圧の制御だけでは、大幅
な消費電流の低減を行うことができないためである（例
えば、ＦＥＴとしての動作状態を保持したままドレイン
電圧を低減した場合、消費電流値は１００ｍＡ以上と高
い。）。
器６では、高出力動作時（図１５のＡ点）は、整合回路
Ｍ2 に設けられた高調波処理回路等により、例えば電力
付加効率５０〜６０％の高効率動作を行うが、低出力動
作時（図１５のＣ点）では効率は数％程度まで著しく低
下してしまう。これは、ドレインバイアス電圧を小さく
することにより、電力増幅器６の消費電流を低減するよ
うにしても、電源、すなわち、電池の供給する電圧は基
本的にほぼ一定であるので、電池から見たＤＣ的な消費
電力は電流の低減分のみに依存してしまうこと，及び出
力増幅段Ａ2 の増幅用ＦＥＴは上述したように高出力動
作時の高効率化のためにそのゲート幅を大きくしている
ことから、ドレインバイアス電圧の制御だけでは、大幅
な消費電流の低減を行うことができないためである（例
えば、ＦＥＴとしての動作状態を保持したままドレイン
電圧を低減した場合、消費電流値は１００ｍＡ以上と高
い。）。
【０００９】このように、従来の小型携帯電話器の送信
器で使用されている電力増幅器６は最大出力に近い高出
力で動作する場合は高効率動作をするが、出力電力を抑
えた低出力で動作する場合は効率よく（高効率に）動作
することができないという問題点があった。
器で使用されている電力増幅器６は最大出力に近い高出
力で動作する場合は高効率動作をするが、出力電力を抑
えた低出力で動作する場合は効率よく（高効率に）動作
することができないという問題点があった。
【００１０】かかる問題点を解消できる電力増幅器とし
て、特開平３−１０４４０８号公報に、入力端子と出力
端子間に、高効率動作により互いに異なる増幅出力が得
られるよう構成された複数の増幅回路を、互いに並列に
接続し、各増幅回路への電源の供給を制御できるようし
た電力増幅器が提案されている。図１７はこの電力増幅
器の構成を示すブロック図であり、図において、図１７
と同一符号は同一または相当する部分を示し、１１ａ〜
１１ｃは増幅用ＦＥＴ、１２ａ〜１２ｃ，１３ａ〜１３
ｃは整合回路、１４，１５は電源、１６は制御回路であ
り、増幅用ＦＥＴ１１ａ，入力側の整合回路１２ａ，及
び出力側の整合回路１３ａにより第１の増幅回路が構成
され、増幅用ＦＥＴ１１ｂ，入力側の整合回路１２ｂ，
及び出力側の整合回路１３ｂにより第２の増幅回路が構
成され、増幅用ＦＥＴ１１ｃ，入力側の整合回路１２
ｃ，及び出力側の整合回路１３ｃにより第３の増幅回路
が構成され、制御回路１６により増幅用ＦＥＴ１１ａ〜
１１ｃのゲートに選択的に電源が供給されるようになっ
ている。
て、特開平３−１０４４０８号公報に、入力端子と出力
端子間に、高効率動作により互いに異なる増幅出力が得
られるよう構成された複数の増幅回路を、互いに並列に
接続し、各増幅回路への電源の供給を制御できるようし
た電力増幅器が提案されている。図１７はこの電力増幅
器の構成を示すブロック図であり、図において、図１７
と同一符号は同一または相当する部分を示し、１１ａ〜
１１ｃは増幅用ＦＥＴ、１２ａ〜１２ｃ，１３ａ〜１３
ｃは整合回路、１４，１５は電源、１６は制御回路であ
り、増幅用ＦＥＴ１１ａ，入力側の整合回路１２ａ，及
び出力側の整合回路１３ａにより第１の増幅回路が構成
され、増幅用ＦＥＴ１１ｂ，入力側の整合回路１２ｂ，
及び出力側の整合回路１３ｂにより第２の増幅回路が構
成され、増幅用ＦＥＴ１１ｃ，入力側の整合回路１２
ｃ，及び出力側の整合回路１３ｃにより第３の増幅回路
が構成され、制御回路１６により増幅用ＦＥＴ１１ａ〜
１１ｃのゲートに選択的に電源が供給されるようになっ
ている。
【００１１】かかる構成の電力増幅器では、制御回路１
６により増幅用ＦＥＴ１１ａ〜１１ｃを選択的に動作さ
せ、出力端子ＯＵＴに伝達される増幅出力の電力レベル
が切り換えられる。そして、この時、何れの増幅回路も
動作時は高効率動作するよう設計されているので、複数
の異なる電力レベルの増幅出力を、全て高効率動作によ
り得ることができる。
６により増幅用ＦＥＴ１１ａ〜１１ｃを選択的に動作さ
せ、出力端子ＯＵＴに伝達される増幅出力の電力レベル
が切り換えられる。そして、この時、何れの増幅回路も
動作時は高効率動作するよう設計されているので、複数
の異なる電力レベルの増幅出力を、全て高効率動作によ
り得ることができる。
【００１２】
【発明が解決しようとする課題】以上説明したように、
特開平３−１０４４０８号公報に提案された電力増幅器
は、入力端子と出力端子間にそれぞれが高効率動作によ
り増幅出力が得られるよう構成された複数の増幅回路が
並列接続されてなり、これら複数の増幅回路の動作を選
択的に行うことにより、複数の異なる電力レベルの増幅
出力を高効率に得ることができるものとされている。し
かるに、この電力増幅器は、図１７から分かるように、
各増幅回路の出力側の整合回路１３ａ〜１３ｂが出力端
子ＯＵＴに直接接続されており、例えば、一つの増幅回
路の増幅用ＦＥＴ（例えば増幅用ＦＥＴ１１ａ）を動作
状態にし、他の２つの増幅回路の増幅用ＦＥＴ（例えば
増幅用ＦＥＴ１１ｂ，１１ｃ）を不動作状態にした場
合、出力端子ＯＵＴには、増幅出力を出力する増幅回路
の整合回路（例えば、整合回路１３ａ）だけでなく、増
幅出力を出力しない増幅回路の整合回路（例えば整合回
路１３ｂ，１３ｃ）も電気的に接続された状態になって
しまう。従って、この電力増幅器において、複数の増幅
回路を選択的に動作させる場合、各増幅回路が高効率動
作するためには、動作する増幅回路の出力側の整合回路
のインピーダンスを、他の非動作状態の増幅回路の増幅
用ＦＥＴ及び出力側の整合回路のインピーダンスを考慮
して、動作する増幅用ＦＥＴが高効率に動作する最適な
負荷曲線となるように調整されていることが必要であ
る。しかしながら、このような複数の増幅回路の各増幅
回路における出力側の整合回路のインピーダンスを、他
の増幅回路の出力側の整合回路のインピーダンスを考慮
して最適な値に設計することは、一方の値を変動させる
と他方の値が変動する関係にあることから極めて困難で
あり、実際には互いに異なる増幅出力が得られる複数の
増幅回路を、選択的に、しかも、各々が高精度に効率改
善された状態で動作させることは困難である。また、増
幅用ＦＥＴが動作状態にある増幅回路と、増幅用ＦＥＴ
が不動作状態にある増幅回路とが電気的に接続された状
態となるため、これらの間で帰還ループが形成され、そ
の結果、寄生発振を生じてしまうという問題点もあっ
た。
特開平３−１０４４０８号公報に提案された電力増幅器
は、入力端子と出力端子間にそれぞれが高効率動作によ
り増幅出力が得られるよう構成された複数の増幅回路が
並列接続されてなり、これら複数の増幅回路の動作を選
択的に行うことにより、複数の異なる電力レベルの増幅
出力を高効率に得ることができるものとされている。し
かるに、この電力増幅器は、図１７から分かるように、
各増幅回路の出力側の整合回路１３ａ〜１３ｂが出力端
子ＯＵＴに直接接続されており、例えば、一つの増幅回
路の増幅用ＦＥＴ（例えば増幅用ＦＥＴ１１ａ）を動作
状態にし、他の２つの増幅回路の増幅用ＦＥＴ（例えば
増幅用ＦＥＴ１１ｂ，１１ｃ）を不動作状態にした場
合、出力端子ＯＵＴには、増幅出力を出力する増幅回路
の整合回路（例えば、整合回路１３ａ）だけでなく、増
幅出力を出力しない増幅回路の整合回路（例えば整合回
路１３ｂ，１３ｃ）も電気的に接続された状態になって
しまう。従って、この電力増幅器において、複数の増幅
回路を選択的に動作させる場合、各増幅回路が高効率動
作するためには、動作する増幅回路の出力側の整合回路
のインピーダンスを、他の非動作状態の増幅回路の増幅
用ＦＥＴ及び出力側の整合回路のインピーダンスを考慮
して、動作する増幅用ＦＥＴが高効率に動作する最適な
負荷曲線となるように調整されていることが必要であ
る。しかしながら、このような複数の増幅回路の各増幅
回路における出力側の整合回路のインピーダンスを、他
の増幅回路の出力側の整合回路のインピーダンスを考慮
して最適な値に設計することは、一方の値を変動させる
と他方の値が変動する関係にあることから極めて困難で
あり、実際には互いに異なる増幅出力が得られる複数の
増幅回路を、選択的に、しかも、各々が高精度に効率改
善された状態で動作させることは困難である。また、増
幅用ＦＥＴが動作状態にある増幅回路と、増幅用ＦＥＴ
が不動作状態にある増幅回路とが電気的に接続された状
態となるため、これらの間で帰還ループが形成され、そ
の結果、寄生発振を生じてしまうという問題点もあっ
た。
【００１３】この発明は上記のような問題点を解消する
ためになされたものであり、高効率動作により互いに異
なる電力レベルの増幅出力を出力する複数の増幅回路
が、選択的に、かつ、各々が高精度に効率改善された高
効率動作でもって動作する電力増幅器を得ることを目的
とする。
ためになされたものであり、高効率動作により互いに異
なる電力レベルの増幅出力を出力する複数の増幅回路
が、選択的に、かつ、各々が高精度に効率改善された高
効率動作でもって動作する電力増幅器を得ることを目的
とする。
【００１４】更に、この発明の他の目的は、高効率動作
により互いに異なる電力レベルの増幅出力を出力する複
数の増幅回路が、選択的に、かつ、各々が高精度に効率
改善された高効率動作でもって動作し、しかも、動作状
態にある増幅回路と非動作状態の増幅回路間において帰
還ループが形成されることのない電力増幅器を得ること
を目的とする。
により互いに異なる電力レベルの増幅出力を出力する複
数の増幅回路が、選択的に、かつ、各々が高精度に効率
改善された高効率動作でもって動作し、しかも、動作状
態にある増幅回路と非動作状態の増幅回路間において帰
還ループが形成されることのない電力増幅器を得ること
を目的とする。
【００１５】更にまた、この発明の他の目的は、単一の
増幅段、即ち、単一の増幅回路を用いて構成された電力
増幅器において、電源電圧の制御により増幅出力の電力
レベルを変更する場合に、常に高効率動作により増幅出
力を得ることができる電力増幅器を得ることを目的とす
る。
増幅段、即ち、単一の増幅回路を用いて構成された電力
増幅器において、電源電圧の制御により増幅出力の電力
レベルを変更する場合に、常に高効率動作により増幅出
力を得ることができる電力増幅器を得ることを目的とす
る。
【００１６】
【課題を解決するための手段】この発明にかかる電力増
幅器は、増幅すべき信号が入力される入力ノードと、上
記入力ノードに入力された信号を受けてこれを増幅する
第１の増幅用ＦＥＴ，及び該第１の増幅用ＦＥＴの出力
と出力ノード間に接続された第１の整合回路を有する第
１の増幅回路と、上記入力ノードに入力された信号を受
けてこれを増幅する第２の増幅用ＦＥＴ，該第２の増幅
用ＦＥＴの出力にその入力が接続された第２の整合回
路，及び該第２の整合回路の出力と出力ノード間に接続
された第１のスイッチ回路を有する第２の増幅回路とを
備え、上記第１の増幅回路を、上記第１の増幅用ＦＥＴ
を動作状態にし、上記第２の増幅用ＦＥＴを不動作状態
にし、上記第１のスイッチ回路をＯＦＦにした時、第１
電力レベルの増幅出力を高効率動作でもって出力するも
のとし、上記第２の増幅回路を、上記第１の増幅用ＦＥ
Ｔを不動作状態にし、上記第２の増幅用ＦＥＴを動作状
態にし、上記第１のスイッチ回路をＯＮにした時、第２
電力レベルの増幅出力を高効率動作でもって出力するも
のとしたものである。
幅器は、増幅すべき信号が入力される入力ノードと、上
記入力ノードに入力された信号を受けてこれを増幅する
第１の増幅用ＦＥＴ，及び該第１の増幅用ＦＥＴの出力
と出力ノード間に接続された第１の整合回路を有する第
１の増幅回路と、上記入力ノードに入力された信号を受
けてこれを増幅する第２の増幅用ＦＥＴ，該第２の増幅
用ＦＥＴの出力にその入力が接続された第２の整合回
路，及び該第２の整合回路の出力と出力ノード間に接続
された第１のスイッチ回路を有する第２の増幅回路とを
備え、上記第１の増幅回路を、上記第１の増幅用ＦＥＴ
を動作状態にし、上記第２の増幅用ＦＥＴを不動作状態
にし、上記第１のスイッチ回路をＯＦＦにした時、第１
電力レベルの増幅出力を高効率動作でもって出力するも
のとし、上記第２の増幅回路を、上記第１の増幅用ＦＥ
Ｔを不動作状態にし、上記第２の増幅用ＦＥＴを動作状
態にし、上記第１のスイッチ回路をＯＮにした時、第２
電力レベルの増幅出力を高効率動作でもって出力するも
のとしたものである。
【００１７】更に、この発明にかかる電力増幅器は、上
記電力増幅器において、上記第１の電力レベルを上記第
２の電力レベルより大きいものとし、上記第１の増幅回
路を上記入力ノードと上記第１の増幅用ＦＥＴ間に第３
の整合回路を接続したものとし、上記第２の増幅回路を
上記入力ノードに第２のスイッチ回路を介して第４の整
合回路の入力を接続し、該第４の整合回路の出力を上記
第２の増幅用ＦＥＴの入力に接続したものとし、上記第
２のスイッチ回路を上記第１の増幅用ＦＥＴが動作状態
の時にＯＦＦになり、上記第２の増幅用ＦＥＴが動作状
態の時にＯＮになるものとしたものである。
記電力増幅器において、上記第１の電力レベルを上記第
２の電力レベルより大きいものとし、上記第１の増幅回
路を上記入力ノードと上記第１の増幅用ＦＥＴ間に第３
の整合回路を接続したものとし、上記第２の増幅回路を
上記入力ノードに第２のスイッチ回路を介して第４の整
合回路の入力を接続し、該第４の整合回路の出力を上記
第２の増幅用ＦＥＴの入力に接続したものとし、上記第
２のスイッチ回路を上記第１の増幅用ＦＥＴが動作状態
の時にＯＦＦになり、上記第２の増幅用ＦＥＴが動作状
態の時にＯＮになるものとしたものである。
【００１８】更に、この発明にかかる電力増幅器は、上
記電力増幅器において、上記第１の電力レベルを上記第
２の電力レベルより大きいものとし、上記第１の増幅用
ＦＥＴのゲートバイアス回路を、ゲートバイアスを開放
するスイッチ回路を含むものとしたものである。
記電力増幅器において、上記第１の電力レベルを上記第
２の電力レベルより大きいものとし、上記第１の増幅用
ＦＥＴのゲートバイアス回路を、ゲートバイアスを開放
するスイッチ回路を含むものとしたものである。
【００１９】更に、この発明にかかる電力増幅器は、上
記電力増幅器において、上記入力ノードと上記第１の増
幅用ＦＥＴとの間に、上記第１の増幅用ＦＥＴが動作状
態の時にＯＮになり、上記第２の増幅用ＦＥＴが動作状
態の時にＯＦＦになる第３のスイッチ回路を挿入したも
のである。
記電力増幅器において、上記入力ノードと上記第１の増
幅用ＦＥＴとの間に、上記第１の増幅用ＦＥＴが動作状
態の時にＯＮになり、上記第２の増幅用ＦＥＴが動作状
態の時にＯＦＦになる第３のスイッチ回路を挿入したも
のである。
【００２０】更に、この発明にかかる電力増幅器は、増
幅すべき信号が入力される入力ノードと、上記入力ノー
ドに入力された信号を受けて、この信号を増幅する増幅
用ＦＥＴと、異なるインピーダンスをもつ複数の整合回
路と、上記増幅用ＦＥＴの出力をその電力レベルに応じ
て、上記複数の整合回路のうちの，上記増幅用ＦＥＴの
動作を高効率動作にする最適なインピーダンスを有する
ものの入力に選択的に接続する第１のスイッチ回路と、
上記増幅用ＦＥＴの出力の電力レベルに応じて、上記複
数の整合回路のうちの上記増幅用ＦＥＴの出力が入力さ
れたものの出力を、出力ノードに選択的に接続する第２
のスイッチ回路とを備えたものである。
幅すべき信号が入力される入力ノードと、上記入力ノー
ドに入力された信号を受けて、この信号を増幅する増幅
用ＦＥＴと、異なるインピーダンスをもつ複数の整合回
路と、上記増幅用ＦＥＴの出力をその電力レベルに応じ
て、上記複数の整合回路のうちの，上記増幅用ＦＥＴの
動作を高効率動作にする最適なインピーダンスを有する
ものの入力に選択的に接続する第１のスイッチ回路と、
上記増幅用ＦＥＴの出力の電力レベルに応じて、上記複
数の整合回路のうちの上記増幅用ＦＥＴの出力が入力さ
れたものの出力を、出力ノードに選択的に接続する第２
のスイッチ回路とを備えたものである。
【００２１】
【作用】この発明のおいては、上記構成としたから、上
記第２の増幅回路の第２の整合回路のインピーダンス
を、上記第１の増幅回路のインピーダンスを考慮して、
該第２の増幅回路が高効率動作する最適値に調整し、上
記第１の増幅回路の上記第１の整合回路のインピーダン
スを、上記第２の増幅回路のインピーダンスを考慮する
ことなく、該第１の増幅回路が高効率動作する最適値に
調整して、上記第１の増幅回路，及び第２増幅回路の両
方を、高効率動作により上記第１の電力レベルの増幅出
力と、上記第２の電力レベルの増幅出力を出力するもの
とすることができる。従って、互いに異なる電力レベル
の増幅出力を出力する２つの増幅回路における各々の出
力側の整合回路のインピーダンスを、高精度に最適化す
ることができ、その結果、高出力動作時，及び低出力動
作時の双方において、従来よりも高精度に効率改善され
た高効率動作を行うことができる。
記第２の増幅回路の第２の整合回路のインピーダンス
を、上記第１の増幅回路のインピーダンスを考慮して、
該第２の増幅回路が高効率動作する最適値に調整し、上
記第１の増幅回路の上記第１の整合回路のインピーダン
スを、上記第２の増幅回路のインピーダンスを考慮する
ことなく、該第１の増幅回路が高効率動作する最適値に
調整して、上記第１の増幅回路，及び第２増幅回路の両
方を、高効率動作により上記第１の電力レベルの増幅出
力と、上記第２の電力レベルの増幅出力を出力するもの
とすることができる。従って、互いに異なる電力レベル
の増幅出力を出力する２つの増幅回路における各々の出
力側の整合回路のインピーダンスを、高精度に最適化す
ることができ、その結果、高出力動作時，及び低出力動
作時の双方において、従来よりも高精度に効率改善され
た高効率動作を行うことができる。
【００２２】更に、この発明においては、上記構成とし
たから、上記第１，第２のスイッチ回路をＯＦＦ状態に
して、上記第１の増幅用ＦＥＴを動作状態にすることに
より、上記第１の増幅回路が高電力レベルの増幅電力を
出力し、上記第１，第２のスイッチ回路をＯＮ状態にし
て、上記第２の増幅用ＦＥＴを動作状態にすることによ
り、上記第２の増幅回路をが低電力レベルの増幅電力を
出力することとなる。従って、上記第１の増幅用ＦＥＴ
を不動作状態にし（上記第１の増幅回路を不動作状態に
し）、上記第２の増幅用ＦＥＴを動作状態にして（上記
第２の増幅回路を動作状態にして）、低電力レベルの増
幅電力を得る場合、上記第１の増幅回路の入力インピー
ダンスが著しく変化して、上記入力ノードの前段と上記
第２の増幅回路との段間で不整合が生じても、上記第３
の整合回路がこれを補うこととなり、その結果、より安
定な高効率動作により低電力レベルの増幅電力を得るこ
とができる。
たから、上記第１，第２のスイッチ回路をＯＦＦ状態に
して、上記第１の増幅用ＦＥＴを動作状態にすることに
より、上記第１の増幅回路が高電力レベルの増幅電力を
出力し、上記第１，第２のスイッチ回路をＯＮ状態にし
て、上記第２の増幅用ＦＥＴを動作状態にすることによ
り、上記第２の増幅回路をが低電力レベルの増幅電力を
出力することとなる。従って、上記第１の増幅用ＦＥＴ
を不動作状態にし（上記第１の増幅回路を不動作状態に
し）、上記第２の増幅用ＦＥＴを動作状態にして（上記
第２の増幅回路を動作状態にして）、低電力レベルの増
幅電力を得る場合、上記第１の増幅回路の入力インピー
ダンスが著しく変化して、上記入力ノードの前段と上記
第２の増幅回路との段間で不整合が生じても、上記第３
の整合回路がこれを補うこととなり、その結果、より安
定な高効率動作により低電力レベルの増幅電力を得るこ
とができる。
【００２３】更に、この発明においては、上記構成とし
たから、上記第１の増幅回路を構成する上記第１の増幅
用ＦＥＴのゲートに接続されるゲート安定化用抵抗の抵
抗値が小さく、上記第１の増幅用ＦＥＴ側の入力インピ
ーダンスが上記第２の増幅用ＦＥＴ側のそれに比べて低
過ぎる場合には、上記第１の増幅用ＦＥＴのゲートに印
加されるゲートバイアスを開放することにより、上記第
１の増幅用ＦＥＴ側の入力インピーダンスだ高められ、
上記第２の増幅用ＦＥＴに上記入力ノードに入力された
増幅すべき信号が安定に供給されることとなる。従っ
て、低電力レベルの増幅電力を得る上記第２の増幅回路
の動作を安定化することができる。
たから、上記第１の増幅回路を構成する上記第１の増幅
用ＦＥＴのゲートに接続されるゲート安定化用抵抗の抵
抗値が小さく、上記第１の増幅用ＦＥＴ側の入力インピ
ーダンスが上記第２の増幅用ＦＥＴ側のそれに比べて低
過ぎる場合には、上記第１の増幅用ＦＥＴのゲートに印
加されるゲートバイアスを開放することにより、上記第
１の増幅用ＦＥＴ側の入力インピーダンスだ高められ、
上記第２の増幅用ＦＥＴに上記入力ノードに入力された
増幅すべき信号が安定に供給されることとなる。従っ
て、低電力レベルの増幅電力を得る上記第２の増幅回路
の動作を安定化することができる。
【００２４】更に、この発明においては、上記構成とし
たから、上記第１の増幅用ＦＥＴを動作状態にする上記
第１の増幅回路の動作時は、上記第１のスイッチ回路を
ＯＦＦにすることにより、上記第１の増幅回路と上記第
２の増幅回路間で帰還ループは形成されなくなり、上記
第２の増幅用ＦＥＴを動作状態にする上記第２の増幅回
路の動作時は、上記第３のスイチ回路をＯＦＦにするこ
とにより、上記第２の増幅回路と上記第１の増幅回路間
で帰還ループは形成されなくなる。従って、第１の増幅
回路と第２の増幅回路の何れの動作時においても、これ
らの間で帰還ループが形成されるのを防止することがで
きる。
たから、上記第１の増幅用ＦＥＴを動作状態にする上記
第１の増幅回路の動作時は、上記第１のスイッチ回路を
ＯＦＦにすることにより、上記第１の増幅回路と上記第
２の増幅回路間で帰還ループは形成されなくなり、上記
第２の増幅用ＦＥＴを動作状態にする上記第２の増幅回
路の動作時は、上記第３のスイチ回路をＯＦＦにするこ
とにより、上記第２の増幅回路と上記第１の増幅回路間
で帰還ループは形成されなくなる。従って、第１の増幅
回路と第２の増幅回路の何れの動作時においても、これ
らの間で帰還ループが形成されるのを防止することがで
きる。
【００２５】更に、この発明においては、上記構成とし
たから、上記増幅用ＦＥＴにより得られる増幅出力を、
上記複数の整合回路のうちの該増幅出力の電力レベルに
応じた最適な整合がとれるインピーダンスの整合回路を
通して、上記出力ノードに出力することができ、その結
果、互いに異なる電力レベルの複数の増幅出力を高効率
動作により得ることができる。
たから、上記増幅用ＦＥＴにより得られる増幅出力を、
上記複数の整合回路のうちの該増幅出力の電力レベルに
応じた最適な整合がとれるインピーダンスの整合回路を
通して、上記出力ノードに出力することができ、その結
果、互いに異なる電力レベルの複数の増幅出力を高効率
動作により得ることができる。
【００２６】
【実施例】実施例１ ．図１はこの発明の実施例１による電力増幅器
の構成を示すブロック図であり、図において、図１４と
同一符号は同一または相当する部分を示し、Ｃ2 はＡＣ
結合用キャパシタ、Ａ3 は出力増幅段Ａ2 を構成する増
幅用ＦＥＴのゲート幅よりも小さいゲート幅の増幅用Ｆ
ＥＴで構成された出力増幅段、ＯＭ3 は出力整合回路、
ＳＷ3 はＦＥＴスイッチ、Ｖｇ3 及びＶｄ3 は出力増幅
段Ａ3 のゲートバイアスとドレインバイアス端子、Ｖｓ
ｗ3 はＦＥＴスイッチＳＷ3 のＯＮ／ＯＦＦを切り換え
る制御端子、１００ａは第１の増幅回路、１００ｂは第
２の増幅回路である。また、ｎ1 は段間整合回路Ｍ12と
ＡＣ結合用キャパシタＣ1 の接続ノードで、これに第１
の増幅回路１００ａまたは第２の増幅回路１００ｂにお
いて増幅されるべき信号が入力される。
の構成を示すブロック図であり、図において、図１４と
同一符号は同一または相当する部分を示し、Ｃ2 はＡＣ
結合用キャパシタ、Ａ3 は出力増幅段Ａ2 を構成する増
幅用ＦＥＴのゲート幅よりも小さいゲート幅の増幅用Ｆ
ＥＴで構成された出力増幅段、ＯＭ3 は出力整合回路、
ＳＷ3 はＦＥＴスイッチ、Ｖｇ3 及びＶｄ3 は出力増幅
段Ａ3 のゲートバイアスとドレインバイアス端子、Ｖｓ
ｗ3 はＦＥＴスイッチＳＷ3 のＯＮ／ＯＦＦを切り換え
る制御端子、１００ａは第１の増幅回路、１００ｂは第
２の増幅回路である。また、ｎ1 は段間整合回路Ｍ12と
ＡＣ結合用キャパシタＣ1 の接続ノードで、これに第１
の増幅回路１００ａまたは第２の増幅回路１００ｂにお
いて増幅されるべき信号が入力される。
【００２７】すなわち、本実施例の電力増幅器は、図１
４に示した従来の電力増幅器のＡＣ結合用キャパシタＣ
1 ，出力増幅段Ａ2 及び出力整合回路Ｍ2 からなる増幅
回路（第１の増幅回路１００ａ）に、ＡＣ結合用キャパ
シタＣ2 ，出力増幅段Ａ3 ，出力整合回路ＯＭ3 ，及び
ＦＥＴスイッチＳＷ3 からなる増幅回路（第２の増幅回
路１００ｂ）を並列に接続したものである。ここで、出
力増幅段Ａ3 はその入力が、ＡＣ結合用キャパシタＣ2
を介して、段間整合回路Ｍ12とＡＣ結合用キャパシタＣ
1 の接続ノードｎ1 に接続され、その出力が出力整合回
路ＯＭ3 に接続され、出力整合回路ＯＭ3 の出力がＦＥ
ＴスイッチＳＷ3 を介して、出力端子ＯＵＴに接続され
ている。また、出力整合回路ＯＭ3 のインピーダスは、
出力増幅段Ａ2 ，出力整合回路Ｍ2 のインピーダンスを
考慮して、出力増幅段Ａ3 が高効率に動作する最適な負
荷曲線となるように、設定されている。
４に示した従来の電力増幅器のＡＣ結合用キャパシタＣ
1 ，出力増幅段Ａ2 及び出力整合回路Ｍ2 からなる増幅
回路（第１の増幅回路１００ａ）に、ＡＣ結合用キャパ
シタＣ2 ，出力増幅段Ａ3 ，出力整合回路ＯＭ3 ，及び
ＦＥＴスイッチＳＷ3 からなる増幅回路（第２の増幅回
路１００ｂ）を並列に接続したものである。ここで、出
力増幅段Ａ3 はその入力が、ＡＣ結合用キャパシタＣ2
を介して、段間整合回路Ｍ12とＡＣ結合用キャパシタＣ
1 の接続ノードｎ1 に接続され、その出力が出力整合回
路ＯＭ3 に接続され、出力整合回路ＯＭ3 の出力がＦＥ
ＴスイッチＳＷ3 を介して、出力端子ＯＵＴに接続され
ている。また、出力整合回路ＯＭ3 のインピーダスは、
出力増幅段Ａ2 ，出力整合回路Ｍ2 のインピーダンスを
考慮して、出力増幅段Ａ3 が高効率に動作する最適な負
荷曲線となるように、設定されている。
【００２８】図２は上記出力増幅段Ａ2 ，Ａ3 の構成を
示す等価回路図であり、図において、Ｆは増幅用ＦＥ
Ｔ、Ｒｇはゲート安定化用抵抗、Ｃｇｂはゲートバイア
ス用キャパシタ、Ｌｄはドレインバイアス用インダク
タ、Ｃｄｂはドレインバイアス用キャパシタ，Ｇはゲー
ト端子，Ｖｇ2 はゲートバイアス用端子，Ｄはドレイン
端子，Ｖｄ2 はドレインバイアス用端子である。ここ
で、増幅用ＦＥＴ（Ｆ）のゲートはゲート端子Ｇに接続
され、このゲートとゲート端子Ｇの接続点にゲート安定
化用抵抗Ｒｇの一端が接続されている。このゲート安定
化用抵抗Ｒｇの他端はゲートバイアス用端子Ｖｇ2 に接
続され、この安定化用ゲート抵抗Ｒｇの他端とゲートバ
イアス用端子Ｖｇ2 の接続点がゲートバイアス用キャパ
シタＣｇｂを介して接地されている。増幅用ＦＥＴ
（Ｆ）のドレインはドレイン端子Ｄに接続され、このド
レインとドレイン端子Ｄの接続点にドレインバイアス用
インダクタＬｄの一端が接続されている。このドレイン
バイアス用インダクタＬｄの他端はドレインバイアス用
端子Ｖｄ2 に接続され、このドレインバイアス用インダ
クタＬｄの他端とドレインバイアス用端子Ｖｄ2 の接続
点が、ゲートバイアス用キャパシタＣｇｂを介して接地
されている。
示す等価回路図であり、図において、Ｆは増幅用ＦＥ
Ｔ、Ｒｇはゲート安定化用抵抗、Ｃｇｂはゲートバイア
ス用キャパシタ、Ｌｄはドレインバイアス用インダク
タ、Ｃｄｂはドレインバイアス用キャパシタ，Ｇはゲー
ト端子，Ｖｇ2 はゲートバイアス用端子，Ｄはドレイン
端子，Ｖｄ2 はドレインバイアス用端子である。ここ
で、増幅用ＦＥＴ（Ｆ）のゲートはゲート端子Ｇに接続
され、このゲートとゲート端子Ｇの接続点にゲート安定
化用抵抗Ｒｇの一端が接続されている。このゲート安定
化用抵抗Ｒｇの他端はゲートバイアス用端子Ｖｇ2 に接
続され、この安定化用ゲート抵抗Ｒｇの他端とゲートバ
イアス用端子Ｖｇ2 の接続点がゲートバイアス用キャパ
シタＣｇｂを介して接地されている。増幅用ＦＥＴ
（Ｆ）のドレインはドレイン端子Ｄに接続され、このド
レインとドレイン端子Ｄの接続点にドレインバイアス用
インダクタＬｄの一端が接続されている。このドレイン
バイアス用インダクタＬｄの他端はドレインバイアス用
端子Ｖｄ2 に接続され、このドレインバイアス用インダ
クタＬｄの他端とドレインバイアス用端子Ｖｄ2 の接続
点が、ゲートバイアス用キャパシタＣｇｂを介して接地
されている。
【００２９】図３は上記出力増幅段Ａ2 ，Ａ3 における
増幅用ＦＥＴのより具体的な構成列を示した図であり、
図において、ｆ1 〜ｆn はＦＥＴ基本セル、ＧはＦＥＴ
基本セルｆ1 〜ｆn の共通のゲート端子、ＤはＦＥＴ基
本セルｆ1 〜ｆn の共通のドレイン端子である。通常、
出力増幅段Ａ2 ，Ａ3 を構成する増幅用ＦＥＴのゲート
幅は、ドライバ段Ａ1 を構成するＦＥＴのゲート幅より
もかなり大きくするが、回路設計及び製造プロセスを考
慮した場合、出力増幅段Ａ2 ，Ａ3 の増幅用ＦＥＴは、
大きなゲート幅のＦＥＴを一個用いて構成するよりも、
この図に示すように、複数の同一ゲート幅のＦＥＴ基本
セル（ｆ1 〜ｆn ）のゲート及びドレインをそれぞれ共
通のゲート端子とドレイン端子に接続し、これら複数の
ＦＥＴ基本セル（ｆ1 〜ｆn ）のトータルのゲート幅が
所望の大きなゲート幅となるよう構成するのが好まし
い。
増幅用ＦＥＴのより具体的な構成列を示した図であり、
図において、ｆ1 〜ｆn はＦＥＴ基本セル、ＧはＦＥＴ
基本セルｆ1 〜ｆn の共通のゲート端子、ＤはＦＥＴ基
本セルｆ1 〜ｆn の共通のドレイン端子である。通常、
出力増幅段Ａ2 ，Ａ3 を構成する増幅用ＦＥＴのゲート
幅は、ドライバ段Ａ1 を構成するＦＥＴのゲート幅より
もかなり大きくするが、回路設計及び製造プロセスを考
慮した場合、出力増幅段Ａ2 ，Ａ3 の増幅用ＦＥＴは、
大きなゲート幅のＦＥＴを一個用いて構成するよりも、
この図に示すように、複数の同一ゲート幅のＦＥＴ基本
セル（ｆ1 〜ｆn ）のゲート及びドレインをそれぞれ共
通のゲート端子とドレイン端子に接続し、これら複数の
ＦＥＴ基本セル（ｆ1 〜ｆn ）のトータルのゲート幅が
所望の大きなゲート幅となるよう構成するのが好まし
い。
【００３０】図４は上記ＦＥＴスイッチＳＷ3 の構成を
示す等価回路図であり、図において、Ｆ1 はＦＥＴ、Ｐ
1 は入力端子，Ｐ2 は出力端子、Ｃｓｗ1 ，Ｃｓｗ2 ，
Ｃｓｗ3 はＡＣ結合用キャパシタ、Ｒｓｗ1 ，Ｒｓｗ2
，Ｒｓｗ3 はＦＥＴ（Ｆ1 ）にＤＣバイアスを与える
抵抗で、通常、線路の特性インピーダンスに比べて十分
高く設定されている。また、Ｖｓｗ3 はＦＥＴ（Ｆ1 ）
のＯＮ／ＯＦＦを切り換える制御端子である。ここで、
ＦＥＴ（Ｆ1 ）のソース，ドレインの何れか一方がＡＣ
結合用キャパシタＣｓｗ1 を介して入力端子Ｐ1 に接続
され、このＦＥＴ（Ｆ1 ）のソース，ドレインの何れか
一方とＡＣ結合用キャパシタＣｓｗ1 の接続点が抵抗Ｒ
ｓｗ1 を介して接地されている。また、ＦＥＴ（Ｆ1 ）
のソース，ドレインの他方がＡＣ結合用キャパシタＣｓ
ｗ2 を介して出力端子Ｐ2 に接続され、このＦＥＴ（Ｆ
1 ）のソース，ドレインの他方とＡＣ結合用キャパシタ
Ｃｓｗ2 の接続点が抵抗Ｒｓｗ2 を介して接地されてい
る。また、ＦＥＴ（Ｆ1 ）のゲートは抵抗Ｒｓｗ3 を介
して制御端子Ｖｓｗ3 に接続され、このＦＥＴ（Ｆ1）
のゲートと抵抗Ｒｓｗ3 の接続点がＡＣ結合用キャパシ
タＣｓｗ3 を介して接地されている。
示す等価回路図であり、図において、Ｆ1 はＦＥＴ、Ｐ
1 は入力端子，Ｐ2 は出力端子、Ｃｓｗ1 ，Ｃｓｗ2 ，
Ｃｓｗ3 はＡＣ結合用キャパシタ、Ｒｓｗ1 ，Ｒｓｗ2
，Ｒｓｗ3 はＦＥＴ（Ｆ1 ）にＤＣバイアスを与える
抵抗で、通常、線路の特性インピーダンスに比べて十分
高く設定されている。また、Ｖｓｗ3 はＦＥＴ（Ｆ1 ）
のＯＮ／ＯＦＦを切り換える制御端子である。ここで、
ＦＥＴ（Ｆ1 ）のソース，ドレインの何れか一方がＡＣ
結合用キャパシタＣｓｗ1 を介して入力端子Ｐ1 に接続
され、このＦＥＴ（Ｆ1 ）のソース，ドレインの何れか
一方とＡＣ結合用キャパシタＣｓｗ1 の接続点が抵抗Ｒ
ｓｗ1 を介して接地されている。また、ＦＥＴ（Ｆ1 ）
のソース，ドレインの他方がＡＣ結合用キャパシタＣｓ
ｗ2 を介して出力端子Ｐ2 に接続され、このＦＥＴ（Ｆ
1 ）のソース，ドレインの他方とＡＣ結合用キャパシタ
Ｃｓｗ2 の接続点が抵抗Ｒｓｗ2 を介して接地されてい
る。また、ＦＥＴ（Ｆ1 ）のゲートは抵抗Ｒｓｗ3 を介
して制御端子Ｖｓｗ3 に接続され、このＦＥＴ（Ｆ1）
のゲートと抵抗Ｒｓｗ3 の接続点がＡＣ結合用キャパシ
タＣｓｗ3 を介して接地されている。
【００３１】次に、動作について説明する。高出力動作
時は、出力増幅段Ａ3 のゲートバイアス端子Ｖｇ3 に印
加するゲートバイアス電圧を出力増幅段Ａ3 を構成する
増幅用ＦＥＴのピンチオフ電圧以下にして、該出力増幅
段Ａ3 が動作しなようにし、更に、ＦＥＴスイッチＳＷ
3 をその制御端子Ｖｓｗ3 に印加する制御電圧（ゲート
バイアス電圧）によってＯＦＦ状態にし、出力増幅段Ａ
3 の出力側、即ち、第２の増幅回路１００ｂを、第１の
増幅回路１００ｂとは電気的に切り放した状態にして、
この状態で、ドライバ段Ａ1 ，出力増幅段Ａ2 を動作さ
せる。従って、かかる高出力動作時において、第２の増
幅回路１００ｂは第１の増幅回路１００ａの動作に影響
を与えず、第１の増幅回路１００ａ（出力増幅段Ａ2 ）
は高効率動作により、所定の高出力レベルの増幅出力を
出力端子ＯＵＴに出力する。一方、低出力動作時は、Ｆ
ＥＴスイッチＳＷ3 を制御端子Ｖｓｗ3 に印加する制御
電圧（ゲートバイアス電圧）によりＯＮ状態にして、出
力増幅段Ａ3 の出力をＯＵＴ端子に電気的に接続し（第
２の増幅回路１００ｂの出力をＯＵＴ端子を電気的に接
続し）、出力増幅段Ａ2 を構成する増幅用ＦＥＴのゲー
トバイアス端子Ｖｇ2 に印加するゲートバイアス電圧
を、この増幅用ＦＥＴのピンチオフ電圧以下にして、該
出力増幅段Ａ2 を動作させないようにし、この状態で、
ドライバ段Ａ1 と出力増幅段Ａ3 を動作させる。このと
き、上述したように、出力増幅段Ａ3 の出力整合回路Ｏ
Ｍ3 のインピーダンスは、出力増幅段Ａ2 ，出力整合回
路Ｍ2 のインピーダンスを考慮して、出力増幅段Ａ3 が
高効率で動作する最適な負荷曲線となるよう設定されお
り、第２の増幅回路１００ｂ（出力増幅段Ａ3 ）は高効
率動作により所定の低出力レベルの増幅出力を出力端子
ＯＵＴに出力する。
時は、出力増幅段Ａ3 のゲートバイアス端子Ｖｇ3 に印
加するゲートバイアス電圧を出力増幅段Ａ3 を構成する
増幅用ＦＥＴのピンチオフ電圧以下にして、該出力増幅
段Ａ3 が動作しなようにし、更に、ＦＥＴスイッチＳＷ
3 をその制御端子Ｖｓｗ3 に印加する制御電圧（ゲート
バイアス電圧）によってＯＦＦ状態にし、出力増幅段Ａ
3 の出力側、即ち、第２の増幅回路１００ｂを、第１の
増幅回路１００ｂとは電気的に切り放した状態にして、
この状態で、ドライバ段Ａ1 ，出力増幅段Ａ2 を動作さ
せる。従って、かかる高出力動作時において、第２の増
幅回路１００ｂは第１の増幅回路１００ａの動作に影響
を与えず、第１の増幅回路１００ａ（出力増幅段Ａ2 ）
は高効率動作により、所定の高出力レベルの増幅出力を
出力端子ＯＵＴに出力する。一方、低出力動作時は、Ｆ
ＥＴスイッチＳＷ3 を制御端子Ｖｓｗ3 に印加する制御
電圧（ゲートバイアス電圧）によりＯＮ状態にして、出
力増幅段Ａ3 の出力をＯＵＴ端子に電気的に接続し（第
２の増幅回路１００ｂの出力をＯＵＴ端子を電気的に接
続し）、出力増幅段Ａ2 を構成する増幅用ＦＥＴのゲー
トバイアス端子Ｖｇ2 に印加するゲートバイアス電圧
を、この増幅用ＦＥＴのピンチオフ電圧以下にして、該
出力増幅段Ａ2 を動作させないようにし、この状態で、
ドライバ段Ａ1 と出力増幅段Ａ3 を動作させる。このと
き、上述したように、出力増幅段Ａ3 の出力整合回路Ｏ
Ｍ3 のインピーダンスは、出力増幅段Ａ2 ，出力整合回
路Ｍ2 のインピーダンスを考慮して、出力増幅段Ａ3 が
高効率で動作する最適な負荷曲線となるよう設定されお
り、第２の増幅回路１００ｂ（出力増幅段Ａ3 ）は高効
率動作により所定の低出力レベルの増幅出力を出力端子
ＯＵＴに出力する。
【００３２】ここで、上記出力増幅段Ａ2 ，Ａ3 を構成
する増幅用ＦＥＴのゲート幅は、これら出力増幅段Ａ2
，Ａ3 が高効率動作するバイアス条件下において、要
求される所定の増幅出力（出力電力）が得られるゲート
幅に設定されている。図５は増幅用ＦＥＴのゲート幅と
出力電力の関係の一例を示したもので、例えば増幅用Ｆ
ＥＴのゲート幅と出力電力の関係がこの図５の関係にあ
る場合、出力増幅段Ａ2，Ａ3 がそれぞれ１Ｗと１０ｍ
Ｗの増幅出力（出力電力）を出力するようにするために
は、出力増幅段Ａ2 ，Ａ3 を構成するＦＥＴのゲート幅
をそれぞれＷａ，Ｗｃに設定する。図６は、このように
設定した場合の、電力増幅器における入力電力に対する
出力電力の特性曲線，及び入力電力に対する電力付加効
率の特性曲線をを示した図であり、図中のａ3 ，ａ4 は
図５中のａ点における出力電力と電力付加効率であり、
ｃ3 ，ｃ4 は図５中のｃ点における出力電力と電力付加
効率であり、これらは入力電力を図中の△で特定する一
定の値とした時のものである。この図６より、本実施例
の電力増幅器では、高出力時に高効率動作するだけでな
く、低出力時も高出力時と同定度に効率改善されて、高
効率動作することが分かる。また出力増幅段Ａ3 を構成
する増幅用ＦＥＴは、通常動作のバイアス条件、すなわ
ち、出力増幅段Ａ2 が高出力かつ高効率に動作するバイ
アス条件）下で、その効率が高くなるものとなるよう設
計すれば、低出力時においてドレインバイアス電圧を低
下させることなく消費電流を低減した状態で効率の高い
動作を行うことができる。
する増幅用ＦＥＴのゲート幅は、これら出力増幅段Ａ2
，Ａ3 が高効率動作するバイアス条件下において、要
求される所定の増幅出力（出力電力）が得られるゲート
幅に設定されている。図５は増幅用ＦＥＴのゲート幅と
出力電力の関係の一例を示したもので、例えば増幅用Ｆ
ＥＴのゲート幅と出力電力の関係がこの図５の関係にあ
る場合、出力増幅段Ａ2，Ａ3 がそれぞれ１Ｗと１０ｍ
Ｗの増幅出力（出力電力）を出力するようにするために
は、出力増幅段Ａ2 ，Ａ3 を構成するＦＥＴのゲート幅
をそれぞれＷａ，Ｗｃに設定する。図６は、このように
設定した場合の、電力増幅器における入力電力に対する
出力電力の特性曲線，及び入力電力に対する電力付加効
率の特性曲線をを示した図であり、図中のａ3 ，ａ4 は
図５中のａ点における出力電力と電力付加効率であり、
ｃ3 ，ｃ4 は図５中のｃ点における出力電力と電力付加
効率であり、これらは入力電力を図中の△で特定する一
定の値とした時のものである。この図６より、本実施例
の電力増幅器では、高出力時に高効率動作するだけでな
く、低出力時も高出力時と同定度に効率改善されて、高
効率動作することが分かる。また出力増幅段Ａ3 を構成
する増幅用ＦＥＴは、通常動作のバイアス条件、すなわ
ち、出力増幅段Ａ2 が高出力かつ高効率に動作するバイ
アス条件）下で、その効率が高くなるものとなるよう設
計すれば、低出力時においてドレインバイアス電圧を低
下させることなく消費電流を低減した状態で効率の高い
動作を行うことができる。
【００３３】このように本実施例の電力増幅器では、低
出力動作用に設けた第２の増幅回路１００ｂの出力を、
ＦＥＴスイッチＳＷ3 を介して、高出力動作用の第１の
増幅回路１００ａの出力（出力端子ＯＵＴ）に接続した
ものとしたので、第２の増幅回路１００ｂの出力整合回
路ＯＭ3 のインピーダンスを、第１の増幅回路１００ａ
（出力増幅段Ａ2 ，出力整合回路Ｍ2 ）のインピーダン
スを考慮して、第２の増幅回路１００ｂが高効率動作す
る最適値に調整し、第１の増幅回路１００ａの出力整合
回路Ｍ2 のインピーダンスは、第２の増幅回路１００ｂ
（出力増幅段Ａ3 ， 出力整合回路ＯＭ3 ）のインピー
ダンスを考慮することなく、第１の増幅回路１００ａが
高効率動作する最適値に調整することにより、第１の増
幅回路１００ａ，第２増幅回路１００ｂの両者を、高効
率動作により所定の高電力レベルの増幅出力と所定の低
電力レベルの増幅出力とを出力するものとすることがで
きる。従って、本実施例装置によれば、第１，第２の増
幅回路１００ａ，１００ｂにおける出力整合回路Ｍ2 ，
ＯＭ3 はそのインピーダンスが高精度に最適化されてお
り、高出力動作時，及び低出力動作時の双方において、
高精度に効率改善された高効率動作でもって所定の増幅
出力を出力することができる。
出力動作用に設けた第２の増幅回路１００ｂの出力を、
ＦＥＴスイッチＳＷ3 を介して、高出力動作用の第１の
増幅回路１００ａの出力（出力端子ＯＵＴ）に接続した
ものとしたので、第２の増幅回路１００ｂの出力整合回
路ＯＭ3 のインピーダンスを、第１の増幅回路１００ａ
（出力増幅段Ａ2 ，出力整合回路Ｍ2 ）のインピーダン
スを考慮して、第２の増幅回路１００ｂが高効率動作す
る最適値に調整し、第１の増幅回路１００ａの出力整合
回路Ｍ2 のインピーダンスは、第２の増幅回路１００ｂ
（出力増幅段Ａ3 ， 出力整合回路ＯＭ3 ）のインピー
ダンスを考慮することなく、第１の増幅回路１００ａが
高効率動作する最適値に調整することにより、第１の増
幅回路１００ａ，第２増幅回路１００ｂの両者を、高効
率動作により所定の高電力レベルの増幅出力と所定の低
電力レベルの増幅出力とを出力するものとすることがで
きる。従って、本実施例装置によれば、第１，第２の増
幅回路１００ａ，１００ｂにおける出力整合回路Ｍ2 ，
ＯＭ3 はそのインピーダンスが高精度に最適化されてお
り、高出力動作時，及び低出力動作時の双方において、
高精度に効率改善された高効率動作でもって所定の増幅
出力を出力することができる。
【００３４】なお、上記高出力動作時における増幅電力
を出力端子ＯＵＴに効率よく伝達するために、ＦＥＴス
イッチＳＷ3 の代わりに、出力整合回路Ｍ2 ，ＯＭ3 の
双方を、ウイルキンソン型等の電力合成器を介して出力
端子ＯＵＴに接続する方法も考えられるが、このような
電力合成器は一般に１／４波長の線路を用いるため、携
帯電話で一般に使用される８００ＭＨｚ〜２ＧＨｚとい
う低周波数帯では回路寸法的に大きくなってしまい、電
力増幅器が大型になってしてまうという不具合を生ず
る。従って、電力増幅器の小型化の点からも、本電力増
幅器において、出力増幅段Ａ3 と出力整合回路ＯＭ3 間
にＦＥＴスイッチＳＷ3 を挿入することは有益である。
を出力端子ＯＵＴに効率よく伝達するために、ＦＥＴス
イッチＳＷ3 の代わりに、出力整合回路Ｍ2 ，ＯＭ3 の
双方を、ウイルキンソン型等の電力合成器を介して出力
端子ＯＵＴに接続する方法も考えられるが、このような
電力合成器は一般に１／４波長の線路を用いるため、携
帯電話で一般に使用される８００ＭＨｚ〜２ＧＨｚとい
う低周波数帯では回路寸法的に大きくなってしまい、電
力増幅器が大型になってしてまうという不具合を生ず
る。従って、電力増幅器の小型化の点からも、本電力増
幅器において、出力増幅段Ａ3 と出力整合回路ＯＭ3 間
にＦＥＴスイッチＳＷ3 を挿入することは有益である。
【００３５】実施例２．図７はこの発明の実施例２によ
る電力増幅器の構成を示すブロック図であり、図におい
て、図１と同一符号は同一または相当する部分を示し、
ＳＷ2 はＦＥＴスイッチ、Ｖｓｗ2 はＦＥＴスイッチＳ
Ｗ2 のＯＮ／ＯＦＦを切り換える制御端子、ＩＮＭ3 は
入力整合回路である。ｎ2 はドライバ段Ａ1 とＡＣ結合
用キャパシタＣ1 の接続ノードで、これに第１の増幅回
路１００ａまたは第２の増幅回路１００ｂで増幅される
べき信号が入力される。なお、ＦＥＴスイッチＳＷ2 の
回路構成は上記実施例１のＦＥＴスイッチＳＷ3 の構成
と同じである。
る電力増幅器の構成を示すブロック図であり、図におい
て、図１と同一符号は同一または相当する部分を示し、
ＳＷ2 はＦＥＴスイッチ、Ｖｓｗ2 はＦＥＴスイッチＳ
Ｗ2 のＯＮ／ＯＦＦを切り換える制御端子、ＩＮＭ3 は
入力整合回路である。ｎ2 はドライバ段Ａ1 とＡＣ結合
用キャパシタＣ1 の接続ノードで、これに第１の増幅回
路１００ａまたは第２の増幅回路１００ｂで増幅される
べき信号が入力される。なお、ＦＥＴスイッチＳＷ2 の
回路構成は上記実施例１のＦＥＴスイッチＳＷ3 の構成
と同じである。
【００３６】上記実施例１の電力増幅器（図１）では、
段間整合回路Ｍ12がドライバ段Ａ1と出力増幅段Ａ3 の
段間，及びドライバ段Ａ1 と出力増幅段Ａ2 の段間の両
者における不整合を補う、即ち、段間整合回路Ｍ12が第
１の増幅回路１００ａと第２の増幅回路１００ｂの両者
における入力整合回路として機能するようにしている
が、低出力動作時に出力増幅段Ａ2 を構成するＦＥＴを
ピンチオフさせた時、その入力インピーダンスが著しく
変化してドライバ段Ａ1 と出力増幅段Ａ3 の段間での不
整合を段間整合回路Ｍ12のみでは補いきれない場合を生
ずる。本実施例の電力増幅器は、かかる上記実施例１の
電力増幅器における欠点を考慮して、第１の増幅回路１
００ａと第２の増幅回路１００ｂに個別に入力整合回路
を設けた構成としたもので、ドライバ段Ａ1 とＡＣ結合
用キャパシタＣ1 の接続ノードｎ2にＦＥＴスイッチＳ
Ｗ2 を接続し、該ＦＥＴスイッチＳＷ2 に第２の増幅回
路１００ｂにおける出力増幅段Ａ3 の入力を入力整合回
路ＩＮＭ3 を介して接続し、段間整合回路Ｍ12を第１の
増幅回路１００ａのみの入力整合回路として用いるもの
である。ここで入力整合回路ＩＮＭ3 は、第２の増幅回
路１００ｂの高効率で動作する低出力動作時に、ドライ
バ段Ａ1 と出力増幅段Ａ3 間の段間整合が取れるように
設定されている。
段間整合回路Ｍ12がドライバ段Ａ1と出力増幅段Ａ3 の
段間，及びドライバ段Ａ1 と出力増幅段Ａ2 の段間の両
者における不整合を補う、即ち、段間整合回路Ｍ12が第
１の増幅回路１００ａと第２の増幅回路１００ｂの両者
における入力整合回路として機能するようにしている
が、低出力動作時に出力増幅段Ａ2 を構成するＦＥＴを
ピンチオフさせた時、その入力インピーダンスが著しく
変化してドライバ段Ａ1 と出力増幅段Ａ3 の段間での不
整合を段間整合回路Ｍ12のみでは補いきれない場合を生
ずる。本実施例の電力増幅器は、かかる上記実施例１の
電力増幅器における欠点を考慮して、第１の増幅回路１
００ａと第２の増幅回路１００ｂに個別に入力整合回路
を設けた構成としたもので、ドライバ段Ａ1 とＡＣ結合
用キャパシタＣ1 の接続ノードｎ2にＦＥＴスイッチＳ
Ｗ2 を接続し、該ＦＥＴスイッチＳＷ2 に第２の増幅回
路１００ｂにおける出力増幅段Ａ3 の入力を入力整合回
路ＩＮＭ3 を介して接続し、段間整合回路Ｍ12を第１の
増幅回路１００ａのみの入力整合回路として用いるもの
である。ここで入力整合回路ＩＮＭ3 は、第２の増幅回
路１００ｂの高効率で動作する低出力動作時に、ドライ
バ段Ａ1 と出力増幅段Ａ3 間の段間整合が取れるように
設定されている。
【００３７】このような本実施例の電力増幅器では、高
出力動作時はＦＥＴスイッチＳＷ2，ＳＷ3 をＯＦＦ状
態にし、第１の増幅回路１００ａの出力増幅段Ａ2 を動
作させることにより、第１の増幅回路１００ａの高効率
動作によって得られた所定の高電力レベルの増幅電力が
出力端子ＯＵＴに出力され、低出力動作時はＦＥＴスイ
ッチＳＷ2 ，ＳＷ3 をＯＮ状態にし、第２の増幅回路１
００ａの出力増幅段Ａ2 を不動作状態にして、第２の増
幅回路１００ｂの出力増幅段Ａ3 を動作させることによ
り、得られた所定の低電力レベルの増幅電力が出力端子
ＯＵＴに出力されることとなる。従って、本実施例装置
によれば、上記第１の実施例と同様に、高出力動作時，
及び低出力動作時の双方において、高精度に効率改善さ
れた高効率動作でもって所定の増幅出力を得ることがで
き、しかも、低出力動作時に出力増幅段Ａ2 を不動作状
態にした時、すなわち、出力増幅段Ａ2 を構成する増幅
用ＦＥＴをピンチオフさせた時、その入力インピーダン
スが著しく変化してドライバ段Ａ1 と出力増幅段Ａ3 の
段間において不整合が生じても、入力整合回路ＩＮＭ3
がこれを補うので、より安定に高効率動作でもって低出
力動作を行うことができる。
出力動作時はＦＥＴスイッチＳＷ2，ＳＷ3 をＯＦＦ状
態にし、第１の増幅回路１００ａの出力増幅段Ａ2 を動
作させることにより、第１の増幅回路１００ａの高効率
動作によって得られた所定の高電力レベルの増幅電力が
出力端子ＯＵＴに出力され、低出力動作時はＦＥＴスイ
ッチＳＷ2 ，ＳＷ3 をＯＮ状態にし、第２の増幅回路１
００ａの出力増幅段Ａ2 を不動作状態にして、第２の増
幅回路１００ｂの出力増幅段Ａ3 を動作させることによ
り、得られた所定の低電力レベルの増幅電力が出力端子
ＯＵＴに出力されることとなる。従って、本実施例装置
によれば、上記第１の実施例と同様に、高出力動作時，
及び低出力動作時の双方において、高精度に効率改善さ
れた高効率動作でもって所定の増幅出力を得ることがで
き、しかも、低出力動作時に出力増幅段Ａ2 を不動作状
態にした時、すなわち、出力増幅段Ａ2 を構成する増幅
用ＦＥＴをピンチオフさせた時、その入力インピーダン
スが著しく変化してドライバ段Ａ1 と出力増幅段Ａ3 の
段間において不整合が生じても、入力整合回路ＩＮＭ3
がこれを補うので、より安定に高効率動作でもって低出
力動作を行うことができる。
【００３８】実施例３．図８はこの発明の実施例３によ
る電力増幅器の構成を示すブロック図であり、図におい
て、図７と同一符号は同一または相当する部分を示し、
ＳＷ1 はＦＥＴスイッチ、Ｖｓｗ1 はスイッチＳＷ1 の
ＯＮ／ＯＦＦを切り換える制御端子、Ｍ12は入力整合回
路である。なお、ＦＥＴスイッチＳＷ1 の回路構成は上
記実施例１のＦＥＴスイッチＳＷ3 の構成と同じであ
る。
る電力増幅器の構成を示すブロック図であり、図におい
て、図７と同一符号は同一または相当する部分を示し、
ＳＷ1 はＦＥＴスイッチ、Ｖｓｗ1 はスイッチＳＷ1 の
ＯＮ／ＯＦＦを切り換える制御端子、Ｍ12は入力整合回
路である。なお、ＦＥＴスイッチＳＷ1 の回路構成は上
記実施例１のＦＥＴスイッチＳＷ3 の構成と同じであ
る。
【００３９】上記実施例１及び実施例２の電力増幅器で
は、第１の増幅回路１００ａの動作時にＦＥＴスイッチ
ＳＷ3 をＯＦＦにするので、第１の増幅回路１００ａと
第２の増幅回路１００ｂとの間で帰還ループは形成され
ないが、第２の増幅回路１００ｂの動作時にはＦＥＴス
イッチＳＷ2 ，ＳＷ3 をＯＮにするので、第１の増幅回
路１００ａと第２の増幅回路１００ｂとの間で帰還ルー
プが形成され、寄生発振を生じてしまう。本実施例の電
力増幅器は、かかる不具合を解消するためになされたも
ので、上記実施例２の電力増幅器（図７）における第１
の増幅回路１００ａのＡＣ結合用キャパシタＣ1 をＦＥ
ＴスイッチＳＷ1 に置き換え、低出力動作を行う第２の
増幅回路１００ｂの動作時に、ＦＥＴスイッチＳＷ1 を
ＯＦＦにすることにより、第１の増幅回路１００ａと第
２の増幅回路１００ｂとの間に帰還ループが形成される
ことがないようにしたものである。
は、第１の増幅回路１００ａの動作時にＦＥＴスイッチ
ＳＷ3 をＯＦＦにするので、第１の増幅回路１００ａと
第２の増幅回路１００ｂとの間で帰還ループは形成され
ないが、第２の増幅回路１００ｂの動作時にはＦＥＴス
イッチＳＷ2 ，ＳＷ3 をＯＮにするので、第１の増幅回
路１００ａと第２の増幅回路１００ｂとの間で帰還ルー
プが形成され、寄生発振を生じてしまう。本実施例の電
力増幅器は、かかる不具合を解消するためになされたも
ので、上記実施例２の電力増幅器（図７）における第１
の増幅回路１００ａのＡＣ結合用キャパシタＣ1 をＦＥ
ＴスイッチＳＷ1 に置き換え、低出力動作を行う第２の
増幅回路１００ｂの動作時に、ＦＥＴスイッチＳＷ1 を
ＯＦＦにすることにより、第１の増幅回路１００ａと第
２の増幅回路１００ｂとの間に帰還ループが形成される
ことがないようにしたものである。
【００４０】このような本実施例の電力増幅器では、上
記第２の実施例のそれと同様の効果を得ることができる
とともに、低出力動作を行う第２の増幅回路１００ｂの
動作時に、ＦＥＴスイッチＳＷ1 をＯＦＦにすることに
より、第２の増幅回路１００ｂを第１の増幅回路１００
ａから電気的に切り離した状態とすることができ、第１
の増幅回路１００ａ及び第２の増幅回路１００ｂの何れ
の動作時においても、これらの間で帰還ループは形成さ
れず、従来のような寄生発振が生ずるというような問題
点も解消することができる。
記第２の実施例のそれと同様の効果を得ることができる
とともに、低出力動作を行う第２の増幅回路１００ｂの
動作時に、ＦＥＴスイッチＳＷ1 をＯＦＦにすることに
より、第２の増幅回路１００ｂを第１の増幅回路１００
ａから電気的に切り離した状態とすることができ、第１
の増幅回路１００ａ及び第２の増幅回路１００ｂの何れ
の動作時においても、これらの間で帰還ループは形成さ
れず、従来のような寄生発振が生ずるというような問題
点も解消することができる。
【００４１】実施例４．本実施例４による電力増幅器
は、実施例１の電力増幅器（図１）における図２に示す
回路構成からなる出力増幅段Ａ2 を、図９に示す回路構
成からなるものに置き換えたもので、この出力増幅段Ａ
2 の回路構成以外の構成は実施例１の電力増幅器（図
１）と同様である。
は、実施例１の電力増幅器（図１）における図２に示す
回路構成からなる出力増幅段Ａ2 を、図９に示す回路構
成からなるものに置き換えたもので、この出力増幅段Ａ
2 の回路構成以外の構成は実施例１の電力増幅器（図
１）と同様である。
【００４２】この図９において、図２と同一符号は同一
または相当する部分を示し、ＧＳＷはゲートバイアス開
放用スイッチＦＥＴ、Ｒｇｓｗは高抵抗、Ｃｇｓｗはス
イッチＦＥＴバイアス用キャパシタ、Ｖｇｓｗはゲート
バイアス開放用制御端子であり、これらによりゲートバ
イアスを開放するためのＦＥＴスイッチ２０が構成され
ている。ここで、ゲートバイアス開放用スイッチＦＥＴ
（ＧＳＷ）のドレインは、ゲート端子Ｇと増幅用ＦＥＴ
（Ｆ）の接続点に接続されたゲート安定化用抵抗Ｒｇの
他端に接続され、ゲートバイアス開放用スイッチＦＥＴ
（ＧＳＷ）のゲートは、高抵抗Ｒｇｓｗを介してゲート
バイアス開放用制御端子Ｖｇｓｗに接続され、このゲー
トと高抵抗Ｒｇｓｗの接続点がスイッチＦＥＴバイアス
用キャパシタＣｇｓｗを介してゲートバイアス用端子Ｖ
ｇ2 に接続されている。ゲートバイアス開放用スイッチ
ＦＥＴ（ＧＳＷ）のソースは、ゲートバイアス用キャパ
シタＣｇｂの一端に接続され、このソースとゲートバイ
アス用キャパシタＣｇｂの一端の接続点が、スイッチＦ
ＥＴバイアス用キャパシタＣｇｓｗとゲートバイアス用
端子Ｖｇ2 の接続点に接続されている。
または相当する部分を示し、ＧＳＷはゲートバイアス開
放用スイッチＦＥＴ、Ｒｇｓｗは高抵抗、Ｃｇｓｗはス
イッチＦＥＴバイアス用キャパシタ、Ｖｇｓｗはゲート
バイアス開放用制御端子であり、これらによりゲートバ
イアスを開放するためのＦＥＴスイッチ２０が構成され
ている。ここで、ゲートバイアス開放用スイッチＦＥＴ
（ＧＳＷ）のドレインは、ゲート端子Ｇと増幅用ＦＥＴ
（Ｆ）の接続点に接続されたゲート安定化用抵抗Ｒｇの
他端に接続され、ゲートバイアス開放用スイッチＦＥＴ
（ＧＳＷ）のゲートは、高抵抗Ｒｇｓｗを介してゲート
バイアス開放用制御端子Ｖｇｓｗに接続され、このゲー
トと高抵抗Ｒｇｓｗの接続点がスイッチＦＥＴバイアス
用キャパシタＣｇｓｗを介してゲートバイアス用端子Ｖ
ｇ2 に接続されている。ゲートバイアス開放用スイッチ
ＦＥＴ（ＧＳＷ）のソースは、ゲートバイアス用キャパ
シタＣｇｂの一端に接続され、このソースとゲートバイ
アス用キャパシタＣｇｂの一端の接続点が、スイッチＦ
ＥＴバイアス用キャパシタＣｇｓｗとゲートバイアス用
端子Ｖｇ2 の接続点に接続されている。
【００４３】実施例１の電力増幅器（即ち、出力増幅段
Ａ2 が図２に示す回路構成からなるもの）において、出
力増幅段Ａ2 を構成する増幅用ＦＥＴのゲート安定化用
抵抗Ｒｇの抵抗値が小さく、低出力動作時、すなわち、
出力増幅段Ａ3 を動作させ，出力増幅段Ａ2 を構成する
上記増幅用ＦＥＴをピンチオフした時に、出力増幅段Ａ
2 側の入力インピーダンスが出力増幅段Ａ3 側の入力イ
ンピーダンスに比べて低くなり過ぎる場合、ドライバ段
Ａ1 の信号出力のほとんどが出力増幅段Ａ2 側に流れ
て、出力増幅段Ａ3 側にはドライバ段Ａ1 の信号出力が
供給されなくなり、期待する動作が得られなくなってし
まう。本実施例はこのような不具合が生ずるのを回避で
きるようにしたものである。すなわち、本実施例による
電力増幅器では、出力増幅段Ａ2 を図９の回路構成から
なるものとしているので、出力増幅段Ａ2 （図９）を構
成する増幅用ＦＥＴ（Ｆ）のゲートバイアス回路内に設
けられたゲートバイアスを開放するためのＦＥＴスイッ
チ２０をＯＦＦ、即ち、ゲートバイアス開放用スイッチ
ＦＥＴ（ＧＳＷ）をＯＦＦにすることにより、出力増幅
段Ａ2 側（図１参照）の入力インピーダンスを高めるこ
とができる。従って、低出力動作時、すなわち、出力増
幅段Ａ3 を動作させ，出力増幅段Ａ2 を構成する上記増
幅用ＦＥＴをピンチオフした時に、このゲートバイアス
開放用スイッチＦＥＴ（ＧＳＷ）をＯＦＦにすれば、ド
ライバ段Ａ1 の信号出力を確実に出力増幅段Ａ3 側に入
力することができ、その結果、期待の低出力動作が安定
に行われることとなる。ここで、ゲートバイアス開放用
制御端子Ｖｇｓｗの電圧をゲートバイアス用端子Ｖｇ2
のそれと同一にすればゲートバイアス開放用スイッチＦ
ＥＴ（ＧＳＷ）はＯＮ状態となり、ゲートバイアス開放
用制御端子Ｖｇｓｗの電圧をゲートバイアス用端子Ｖｇ
2 のそれより十分に負電圧にすれば、ゲートバイアス開
放用スイッチＦＥＴ（ＧＳＷ）はＯＦＦ状態になる。
Ａ2 が図２に示す回路構成からなるもの）において、出
力増幅段Ａ2 を構成する増幅用ＦＥＴのゲート安定化用
抵抗Ｒｇの抵抗値が小さく、低出力動作時、すなわち、
出力増幅段Ａ3 を動作させ，出力増幅段Ａ2 を構成する
上記増幅用ＦＥＴをピンチオフした時に、出力増幅段Ａ
2 側の入力インピーダンスが出力増幅段Ａ3 側の入力イ
ンピーダンスに比べて低くなり過ぎる場合、ドライバ段
Ａ1 の信号出力のほとんどが出力増幅段Ａ2 側に流れ
て、出力増幅段Ａ3 側にはドライバ段Ａ1 の信号出力が
供給されなくなり、期待する動作が得られなくなってし
まう。本実施例はこのような不具合が生ずるのを回避で
きるようにしたものである。すなわち、本実施例による
電力増幅器では、出力増幅段Ａ2 を図９の回路構成から
なるものとしているので、出力増幅段Ａ2 （図９）を構
成する増幅用ＦＥＴ（Ｆ）のゲートバイアス回路内に設
けられたゲートバイアスを開放するためのＦＥＴスイッ
チ２０をＯＦＦ、即ち、ゲートバイアス開放用スイッチ
ＦＥＴ（ＧＳＷ）をＯＦＦにすることにより、出力増幅
段Ａ2 側（図１参照）の入力インピーダンスを高めるこ
とができる。従って、低出力動作時、すなわち、出力増
幅段Ａ3 を動作させ，出力増幅段Ａ2 を構成する上記増
幅用ＦＥＴをピンチオフした時に、このゲートバイアス
開放用スイッチＦＥＴ（ＧＳＷ）をＯＦＦにすれば、ド
ライバ段Ａ1 の信号出力を確実に出力増幅段Ａ3 側に入
力することができ、その結果、期待の低出力動作が安定
に行われることとなる。ここで、ゲートバイアス開放用
制御端子Ｖｇｓｗの電圧をゲートバイアス用端子Ｖｇ2
のそれと同一にすればゲートバイアス開放用スイッチＦ
ＥＴ（ＧＳＷ）はＯＮ状態となり、ゲートバイアス開放
用制御端子Ｖｇｓｗの電圧をゲートバイアス用端子Ｖｇ
2 のそれより十分に負電圧にすれば、ゲートバイアス開
放用スイッチＦＥＴ（ＧＳＷ）はＯＦＦ状態になる。
【００４４】このように本実施例装置では、出力増幅段
Ａ2 を構成する増幅用ＦＥＴ（Ｆ）のゲートバイアス回
路内に、ゲートバイアスを開放するためのＦＥＴスイッ
チ２０を設けたので、上記出力増幅段Ａ2 を構成する増
幅用ＦＥＴ（Ｆ）のゲート安定化用抵抗Ｒｇの抵抗値が
小さいために、出力増幅段Ａ2 側の入力インピーダンス
が出力増幅段Ａ3 側のそれに比べて低くなり過ぎる場合
であっても、ゲートバイアスを開放するためのＦＥＴス
イッチ２０をＯＦＦにすることにより、出力増幅段Ａ2
側の入力インピーダンスを高めることができ、ドライバ
段Ａ1 の信号出力を確実に出力増幅段Ａ3 側に入力する
ことができる。従って、低出力動作をする出力増幅段Ａ
3 の動作を安定化することができる。
Ａ2 を構成する増幅用ＦＥＴ（Ｆ）のゲートバイアス回
路内に、ゲートバイアスを開放するためのＦＥＴスイッ
チ２０を設けたので、上記出力増幅段Ａ2 を構成する増
幅用ＦＥＴ（Ｆ）のゲート安定化用抵抗Ｒｇの抵抗値が
小さいために、出力増幅段Ａ2 側の入力インピーダンス
が出力増幅段Ａ3 側のそれに比べて低くなり過ぎる場合
であっても、ゲートバイアスを開放するためのＦＥＴス
イッチ２０をＯＦＦにすることにより、出力増幅段Ａ2
側の入力インピーダンスを高めることができ、ドライバ
段Ａ1 の信号出力を確実に出力増幅段Ａ3 側に入力する
ことができる。従って、低出力動作をする出力増幅段Ａ
3 の動作を安定化することができる。
【００４５】実施例５．図１０はこの発明の実施例５に
よる電力増幅器の構成を示すブロック図である。図にお
いて、図１と同一符号は同一または相当する部分を示
し、Ａ4 は前述の出力増幅段Ａ1 〜Ａ3 等と同様に増幅
用ＦＥＴで構成された出力増幅段、Ｖｇ4はゲートバイ
アス用端子、Ｖｄ4 はドレインバイアス用端子、Ｍ5 〜
Ｍ7 は整合回路、ＳＷ4,5 はＦＥＴスイッチである。こ
こで、入力端子ＩＮに整合回路Ｍ5を介して出力増幅段
Ａ4 の入力が接続され、出力増幅段Ａ4 の出力がＦＥＴ
スイッチＳＷ4 の入力に接続されている。ＦＥＴスイッ
チＳＷ4 は入力された増幅段Ａ4 の出力を整合回路Ｍ6
，Ｍ7 の何れか一方へ選択的に出力する。ＦＥＴスイ
ッチＳＷ5 はその２つの入力がそれぞれ整合回路Ｍ6 ，
Ｍ7 の出力に接続され、出力整合回路Ｍ6 ，Ｍ7 の何れ
か一方の出力を受けて、これを出力端子ＯＵＴに出力す
る。なお、整合回路Ｍ6,Ｍ7 は互いに異なるインピーダ
ンスを有するものである。
よる電力増幅器の構成を示すブロック図である。図にお
いて、図１と同一符号は同一または相当する部分を示
し、Ａ4 は前述の出力増幅段Ａ1 〜Ａ3 等と同様に増幅
用ＦＥＴで構成された出力増幅段、Ｖｇ4はゲートバイ
アス用端子、Ｖｄ4 はドレインバイアス用端子、Ｍ5 〜
Ｍ7 は整合回路、ＳＷ4,5 はＦＥＴスイッチである。こ
こで、入力端子ＩＮに整合回路Ｍ5を介して出力増幅段
Ａ4 の入力が接続され、出力増幅段Ａ4 の出力がＦＥＴ
スイッチＳＷ4 の入力に接続されている。ＦＥＴスイッ
チＳＷ4 は入力された増幅段Ａ4 の出力を整合回路Ｍ6
，Ｍ7 の何れか一方へ選択的に出力する。ＦＥＴスイ
ッチＳＷ5 はその２つの入力がそれぞれ整合回路Ｍ6 ，
Ｍ7 の出力に接続され、出力整合回路Ｍ6 ，Ｍ7 の何れ
か一方の出力を受けて、これを出力端子ＯＵＴに出力す
る。なお、整合回路Ｍ6,Ｍ7 は互いに異なるインピーダ
ンスを有するものである。
【００４６】図１１は上記ＦＥＴスイッチＳＷ4 の構成
を示す等価回路図である。図において、入力端子ＩＮ1
にＦＥＴ（Ｆ2 ），ＦＥＴ（Ｆ3 ）のソースまたはドレ
インが接続され、出力端子ＯＵＴ1 にＦＥＴ（Ｆ2 ）の
ドレインまたはソースが接続され、出力端子ＯＵＴ2 に
ＦＥＴ（Ｆ3 ）のドレインまたはソースが接続されてい
る。また、出力端子ＯＵＴ1 にソースが接地されたＦＥ
Ｔ（Ｆ4 ）のドレインが接続され、出力端子ＯＵＴ2 に
ソースが接地されたＦＥＴ（Ｆ5 ）のドレインが接続さ
れている。ＦＥＴ（Ｆ2 ）のゲートは抵抗ＲSW4 を介し
て制御端子ＶSW4aに接続され、抵抗ＲSW5 を介してＦＥ
Ｔ（Ｆ5 ）のゲートに接続されている。ＦＥＴ（Ｆ3 ）
のゲートは抵抗ＲSW6 を介して制御端子ＶSW4bに接続さ
れ、抵抗ＲSW7 を介してＦＥＴ（Ｆ4 ）のゲートに接続
されている。ここで、ＦＥＴ（Ｆ2 ），（Ｆ3 ），（Ｆ
4 ），及び（Ｆ5 ）は同一電圧レベルのゲート電圧で、
ＯＮ，ＯＦＦ動作するものである。
を示す等価回路図である。図において、入力端子ＩＮ1
にＦＥＴ（Ｆ2 ），ＦＥＴ（Ｆ3 ）のソースまたはドレ
インが接続され、出力端子ＯＵＴ1 にＦＥＴ（Ｆ2 ）の
ドレインまたはソースが接続され、出力端子ＯＵＴ2 に
ＦＥＴ（Ｆ3 ）のドレインまたはソースが接続されてい
る。また、出力端子ＯＵＴ1 にソースが接地されたＦＥ
Ｔ（Ｆ4 ）のドレインが接続され、出力端子ＯＵＴ2 に
ソースが接地されたＦＥＴ（Ｆ5 ）のドレインが接続さ
れている。ＦＥＴ（Ｆ2 ）のゲートは抵抗ＲSW4 を介し
て制御端子ＶSW4aに接続され、抵抗ＲSW5 を介してＦＥ
Ｔ（Ｆ5 ）のゲートに接続されている。ＦＥＴ（Ｆ3 ）
のゲートは抵抗ＲSW6 を介して制御端子ＶSW4bに接続さ
れ、抵抗ＲSW7 を介してＦＥＴ（Ｆ4 ）のゲートに接続
されている。ここで、ＦＥＴ（Ｆ2 ），（Ｆ3 ），（Ｆ
4 ），及び（Ｆ5 ）は同一電圧レベルのゲート電圧で、
ＯＮ，ＯＦＦ動作するものである。
【００４７】図１２は上記ＦＥＴスイッチＳＷ5 の構成
を示す等価回路図であり、図において、図１０と同一符
号は同一または相当する部分を示し、ＩＮ2 ，ＩＮ3 は
入力端子、ＯＵＴ3 は出力端子である。このＦＥＴスイ
ッチＳＷ5 の回路構成は、上記図１０に示したＦＥＴス
イッチＳＷ4 の入力端子ＩＮ1 を出力端子ＯＵＴ3 に置
き換え、出力端子ＯＵＴ1 ，ＯＵＴ2 を入力端子ＩＮ2
，ＩＮ3 に置き換えて構成されている。
を示す等価回路図であり、図において、図１０と同一符
号は同一または相当する部分を示し、ＩＮ2 ，ＩＮ3 は
入力端子、ＯＵＴ3 は出力端子である。このＦＥＴスイ
ッチＳＷ5 の回路構成は、上記図１０に示したＦＥＴス
イッチＳＷ4 の入力端子ＩＮ1 を出力端子ＯＵＴ3 に置
き換え、出力端子ＯＵＴ1 ，ＯＵＴ2 を入力端子ＩＮ2
，ＩＮ3 に置き換えて構成されている。
【００４８】上記実施例１〜４の電力増幅器は、第１の
増幅用ＦＥＴを含んで構成された出力増幅段Ａ2 を有す
る，高効率動作により高電力の増幅出力を出力する第１
の増幅回路１００ａと、第１の増幅用ＦＥＴよりもその
ゲート幅が小さい第２の増幅用ＦＥＴを含んで構成され
た出力増幅段Ａ3 を有する，高効率動作により低電力の
増幅出力を出力する第２の増幅回路１００ｂとを備え、
これらを選択的に動作させすることにより、高出力時と
低出力時の双方の効率改善を図ったものであったが、本
実施例５の電力増幅器は、このような実施例１〜４の電
力増幅器、すなわち、大きな電力差がある高出力動作と
低出力動作の双方の効率改善を図るものではなく、単一
の出力増幅段において、これを構成する増幅用ＦＥＴに
印加される電源電圧（ゲートバイアス電圧，ドレインバ
イアス電圧）を制御することにより出力増幅段の増幅出
力を制御する時に、出力増幅段の出力側の整合回路のイ
ンピーダンスを、増幅出力の電力レベルに応じて最適な
値にとなるように制御することにより、増幅出力の電力
レベルが変化しても、常に高効率動作により増幅出力が
得られるようにしたものである。
増幅用ＦＥＴを含んで構成された出力増幅段Ａ2 を有す
る，高効率動作により高電力の増幅出力を出力する第１
の増幅回路１００ａと、第１の増幅用ＦＥＴよりもその
ゲート幅が小さい第２の増幅用ＦＥＴを含んで構成され
た出力増幅段Ａ3 を有する，高効率動作により低電力の
増幅出力を出力する第２の増幅回路１００ｂとを備え、
これらを選択的に動作させすることにより、高出力時と
低出力時の双方の効率改善を図ったものであったが、本
実施例５の電力増幅器は、このような実施例１〜４の電
力増幅器、すなわち、大きな電力差がある高出力動作と
低出力動作の双方の効率改善を図るものではなく、単一
の出力増幅段において、これを構成する増幅用ＦＥＴに
印加される電源電圧（ゲートバイアス電圧，ドレインバ
イアス電圧）を制御することにより出力増幅段の増幅出
力を制御する時に、出力増幅段の出力側の整合回路のイ
ンピーダンスを、増幅出力の電力レベルに応じて最適な
値にとなるように制御することにより、増幅出力の電力
レベルが変化しても、常に高効率動作により増幅出力が
得られるようにしたものである。
【００４９】次に、動作について説明する。入力端子Ｉ
Ｎに入力された信号は、整合回路Ｍ5 を通過して、出力
増幅段Ａ4に入力される。ここで、出力増幅段Ａ4 は例
えば図２に示す回路構成からなり（ゲートバイアス用端
子Ｖｇ4 はゲートバイアス用端子Ｖｇ2 に対応し、ドレ
インバイアス用端子Ｖｄ4 はドレインバイアス用端子Ｖ
ｄ2 に対応する。）、ゲートバイアス用端子Ｖｇ4 とド
レインバイアス用端子Ｖｄ4 に印加される電源電圧を制
御することにより、異なる電力レベルの増幅出力を出力
する。例えば、増幅出力の電力レベルをＰ1 からＰ2
（Ｐ1 ＞Ｐ2 ）に制御した場合、増幅出力は、その電力
レベルがＰ1 の時は、ＦＥＴスイッチＳＷ4 ，ＳＷ5 の
スイッチングにより、増幅出力の電力レベルがＰ1 の時
に最適な整合が取られるようそのインピーダンスが調整
された整合回路Ｍ6 を通して出力端子ＯＵＴに出力さ
れ、その電力レベルがＰ2 の時は、ＦＥＴスイッチＳＷ
4 ，ＳＷ5 のスイッチングにより、増幅出力の電力レベ
ルがＰ2 の時に最適な整合が取られるようそのインピー
ダンスが調整された整合回路Ｍ7 を通して出力端子ＯＵ
Ｔに出力される。
Ｎに入力された信号は、整合回路Ｍ5 を通過して、出力
増幅段Ａ4に入力される。ここで、出力増幅段Ａ4 は例
えば図２に示す回路構成からなり（ゲートバイアス用端
子Ｖｇ4 はゲートバイアス用端子Ｖｇ2 に対応し、ドレ
インバイアス用端子Ｖｄ4 はドレインバイアス用端子Ｖ
ｄ2 に対応する。）、ゲートバイアス用端子Ｖｇ4 とド
レインバイアス用端子Ｖｄ4 に印加される電源電圧を制
御することにより、異なる電力レベルの増幅出力を出力
する。例えば、増幅出力の電力レベルをＰ1 からＰ2
（Ｐ1 ＞Ｐ2 ）に制御した場合、増幅出力は、その電力
レベルがＰ1 の時は、ＦＥＴスイッチＳＷ4 ，ＳＷ5 の
スイッチングにより、増幅出力の電力レベルがＰ1 の時
に最適な整合が取られるようそのインピーダンスが調整
された整合回路Ｍ6 を通して出力端子ＯＵＴに出力さ
れ、その電力レベルがＰ2 の時は、ＦＥＴスイッチＳＷ
4 ，ＳＷ5 のスイッチングにより、増幅出力の電力レベ
ルがＰ2 の時に最適な整合が取られるようそのインピー
ダンスが調整された整合回路Ｍ7 を通して出力端子ＯＵ
Ｔに出力される。
【００５０】ここで、ＦＥＴスイッチＳＷ4 は、入力端
子ＩＮ1 が増幅段Ａ4 の出力に接続され、出力端子ＯＵ
Ｔ1 ，ＯＵＴ2 がそれぞれ整合回路Ｍ6 ，整合回路Ｍ7
に接続されている。また、ＦＥＴスイッチＳＷ5 は、入
力端子ＩＮ2 が整合回路Ｍ6に接続され、入力端子ＩＮ3
が整合回路Ｍ7 に接続され、出力端子ＯＵＴ3 が出力
端子ＯＵＴに接続されている。そして、制御端子ＶSW4
a，ＶSW4bに印加する制御電圧により、ＦＥＴ（Ｆ2
），ＦＥＴ（Ｆ5 ）をＯＮし、ＦＥＴ（Ｆ3 ），ＦＥ
Ｔ（Ｆ4 ）をＯＦＦにすると、入力端子ＩＮ1 に入力さ
れた増幅段Ａ4 の出力が整合回路Ｍ6 を通過して出力端
子ＯＵＴに出力し、ＦＥＴ（Ｆ2 ），ＦＥＴ（Ｆ5 ）を
ＯＦＦし、ＦＥＴ（Ｆ3 ），ＦＥＴ（Ｆ4 ）をＯＮにす
ると、入力端子ＩＮ1 に入力された増幅段Ａ4 の出力が
整合回路Ｍ7 を通過して出力端子ＯＵＴに出力する。
子ＩＮ1 が増幅段Ａ4 の出力に接続され、出力端子ＯＵ
Ｔ1 ，ＯＵＴ2 がそれぞれ整合回路Ｍ6 ，整合回路Ｍ7
に接続されている。また、ＦＥＴスイッチＳＷ5 は、入
力端子ＩＮ2 が整合回路Ｍ6に接続され、入力端子ＩＮ3
が整合回路Ｍ7 に接続され、出力端子ＯＵＴ3 が出力
端子ＯＵＴに接続されている。そして、制御端子ＶSW4
a，ＶSW4bに印加する制御電圧により、ＦＥＴ（Ｆ2
），ＦＥＴ（Ｆ5 ）をＯＮし、ＦＥＴ（Ｆ3 ），ＦＥ
Ｔ（Ｆ4 ）をＯＦＦにすると、入力端子ＩＮ1 に入力さ
れた増幅段Ａ4 の出力が整合回路Ｍ6 を通過して出力端
子ＯＵＴに出力し、ＦＥＴ（Ｆ2 ），ＦＥＴ（Ｆ5 ）を
ＯＦＦし、ＦＥＴ（Ｆ3 ），ＦＥＴ（Ｆ4 ）をＯＮにす
ると、入力端子ＩＮ1 に入力された増幅段Ａ4 の出力が
整合回路Ｍ7 を通過して出力端子ＯＵＴに出力する。
【００５１】このような本実施例の電力増幅器では、出
力増幅段Ａ4 の増幅出力を、その電力レベルに応じた最
適な整合がとれるインピーダンスの整合回路を通して、
出力端子０ＵＴに出力するようにしたので、上記実施例
１〜４の電力増幅器のようなその増幅出力の電力レベル
を１Ｗから１００ｍＷ（１０ｍＷ）に変えるような、数
百ｍＷ以上の変動量でもって変動させる場合でなく、出
力増幅段Ａ4 に印加される電源電圧の制御により、増幅
出力を１００ｍＷ以下の変動量でもって変動させる構成
とした場合において、高出力動作時と低出力動作時の双
方の効率改善を図ることができる。
力増幅段Ａ4 の増幅出力を、その電力レベルに応じた最
適な整合がとれるインピーダンスの整合回路を通して、
出力端子０ＵＴに出力するようにしたので、上記実施例
１〜４の電力増幅器のようなその増幅出力の電力レベル
を１Ｗから１００ｍＷ（１０ｍＷ）に変えるような、数
百ｍＷ以上の変動量でもって変動させる場合でなく、出
力増幅段Ａ4 に印加される電源電圧の制御により、増幅
出力を１００ｍＷ以下の変動量でもって変動させる構成
とした場合において、高出力動作時と低出力動作時の双
方の効率改善を図ることができる。
【００５２】なお、本発明において、電力増幅器を上記
実施例１〜４の電力増幅器と上記実施例５の電力増幅器
とを折衷したもの、すなわち、上記実施例１の電力増幅
器の第１，第２の増幅回路１００ａ，１００ｂを、上記
実施例５の電力増幅器の回路構成でもって構成すれば、
大きな電力差を有する高出力動作と低出力動作間の双方
の効率改善と、小さな電力差を有する高出力動作と低出
力動作間の双方の効率改善の両方を達成できるものにで
きることは言うまでもない。
実施例１〜４の電力増幅器と上記実施例５の電力増幅器
とを折衷したもの、すなわち、上記実施例１の電力増幅
器の第１，第２の増幅回路１００ａ，１００ｂを、上記
実施例５の電力増幅器の回路構成でもって構成すれば、
大きな電力差を有する高出力動作と低出力動作間の双方
の効率改善と、小さな電力差を有する高出力動作と低出
力動作間の双方の効率改善の両方を達成できるものにで
きることは言うまでもない。
【００５３】また、上記実施例１〜４の電力増幅器を、
その高効率動作により出力される増幅出力の電力レベル
が異なる増幅回路を２つ有するものとして構成したが、
本発明では、このようなその高効率動作により出力され
る増幅出力の電力レベルが異なる増幅回路を３つ以上用
いて、電力増幅器を構成できることは言うまでもない。
その高効率動作により出力される増幅出力の電力レベル
が異なる増幅回路を２つ有するものとして構成したが、
本発明では、このようなその高効率動作により出力され
る増幅出力の電力レベルが異なる増幅回路を３つ以上用
いて、電力増幅器を構成できることは言うまでもない。
【００５４】また、上記実施例５の電力増幅器を、増幅
段の出力側の互いに異なるインピーダンスをもつ整合回
路は２つ有するものに構成したが、本発明では、これら
の整合回路を３つ以上にし、ＦＥＴスイッチＳＷ4 ，Ｓ
Ｗ5 を３以上の入出力経路から１つの入出力経路を選択
するものとなるよう構成して、電力増幅器を構成できる
ことは言うまでもない。
段の出力側の互いに異なるインピーダンスをもつ整合回
路は２つ有するものに構成したが、本発明では、これら
の整合回路を３つ以上にし、ＦＥＴスイッチＳＷ4 ，Ｓ
Ｗ5 を３以上の入出力経路から１つの入出力経路を選択
するものとなるよう構成して、電力増幅器を構成できる
ことは言うまでもない。
【００５５】
【発明の効果】この発明にかかる電力増幅器によれば、
増幅すべき信号が入力される入力ノードと、上記入力ノ
ードに入力された信号を受けてこれを増幅する第１の増
幅用ＦＥＴ，及び該第１の増幅用ＦＥＴの出力と出力ノ
ード間に接続された第１の整合回路を有する第１の増幅
回路と、上記入力ノードに入力された信号を受けてこれ
を増幅する第２の増幅用ＦＥＴ，該第２の増幅用ＦＥＴ
の出力にその入力が接続された第２の整合回路，及び該
第２の整合回路の出力と出力ノード間に接続された第１
のスイッチ回路を有する第２の増幅回路とを備え、上記
第１の増幅回路を、上記第１の増幅用ＦＥＴを動作状態
にし、上記第２の増幅用ＦＥＴを不動作状態にし、上記
第１のスイッチ回路をＯＦＦにした時、第１電力レベル
の増幅出力を高効率動作でもって出力するものとし、上
記第２の増幅回路を、上記第１の増幅用ＦＥＴを不動作
状態にし、上記第２の増幅用ＦＥＴを動作状態にし、上
記第１のスイッチ回路をＯＮにした時、第２電力レベル
の増幅出力を高効率動作でもって出力するものとしたの
で、上記第２の増幅回路の第２の整合回路のインピーダ
ンスを、上記第１の増幅回路のインピーダンスを考慮し
て、該第２の増幅回路が高効率動作する最適値に調整
し、上記第１の増幅回路の上記第１の整合回路のインピ
ーダンスを、上記第２の増幅回路のインピーダンスを考
慮することなく、該第１の増幅回路が高効率動作する最
適値に調整して、上記第１の増幅回路，及び第２増幅回
路の両方を、高効率動作により上記第１の電力レベルの
増幅出力と、上記第２の電力レベルの増幅出力を出力す
るものとすることができる。従って、互いに異なる電力
レベルの増幅出力を出力する２つの増幅回路における各
々の出力側の整合回路のインピーダンスを、高精度に最
適化することができ、その結果、高出力動作時，及び低
出力動作時の双方において、従来よりも高精度に効率改
善された高効率動作を行うことができる効果がある。
増幅すべき信号が入力される入力ノードと、上記入力ノ
ードに入力された信号を受けてこれを増幅する第１の増
幅用ＦＥＴ，及び該第１の増幅用ＦＥＴの出力と出力ノ
ード間に接続された第１の整合回路を有する第１の増幅
回路と、上記入力ノードに入力された信号を受けてこれ
を増幅する第２の増幅用ＦＥＴ，該第２の増幅用ＦＥＴ
の出力にその入力が接続された第２の整合回路，及び該
第２の整合回路の出力と出力ノード間に接続された第１
のスイッチ回路を有する第２の増幅回路とを備え、上記
第１の増幅回路を、上記第１の増幅用ＦＥＴを動作状態
にし、上記第２の増幅用ＦＥＴを不動作状態にし、上記
第１のスイッチ回路をＯＦＦにした時、第１電力レベル
の増幅出力を高効率動作でもって出力するものとし、上
記第２の増幅回路を、上記第１の増幅用ＦＥＴを不動作
状態にし、上記第２の増幅用ＦＥＴを動作状態にし、上
記第１のスイッチ回路をＯＮにした時、第２電力レベル
の増幅出力を高効率動作でもって出力するものとしたの
で、上記第２の増幅回路の第２の整合回路のインピーダ
ンスを、上記第１の増幅回路のインピーダンスを考慮し
て、該第２の増幅回路が高効率動作する最適値に調整
し、上記第１の増幅回路の上記第１の整合回路のインピ
ーダンスを、上記第２の増幅回路のインピーダンスを考
慮することなく、該第１の増幅回路が高効率動作する最
適値に調整して、上記第１の増幅回路，及び第２増幅回
路の両方を、高効率動作により上記第１の電力レベルの
増幅出力と、上記第２の電力レベルの増幅出力を出力す
るものとすることができる。従って、互いに異なる電力
レベルの増幅出力を出力する２つの増幅回路における各
々の出力側の整合回路のインピーダンスを、高精度に最
適化することができ、その結果、高出力動作時，及び低
出力動作時の双方において、従来よりも高精度に効率改
善された高効率動作を行うことができる効果がある。
【００５６】更に、この発明にかかる電力増幅器によれ
ば、上記電力増幅器において、上記第１の電力レベルを
上記第２の電力レベルより大きいものとし、上記第１の
増幅回路を上記入力ノードと上記第１の増幅用ＦＥＴ間
に第３の整合回路を接続したものとし、上記第２の増幅
回路を上記入力ノードに第２のスイッチ回路を介して第
４の整合回路の入力を接続し、該第４の整合回路の出力
を上記第２の増幅用ＦＥＴの入力に接続したものとし、
上記第２のスイッチ回路を上記第１の増幅用ＦＥＴが動
作状態の時にＯＦＦになり、上記第２の増幅用ＦＥＴが
動作状態の時にＯＮになるものとしたので、上記第１，
第２のスイッチ回路をＯＦＦ状態にして、上記第１の増
幅用ＦＥＴを動作状態にすることにより、上記第１の増
幅回路が高電力レベルの増幅電力を出力し、上記第１，
第２のスイッチ回路をＯＮ状態にして、上記第２の増幅
用ＦＥＴを動作状態にすることにより、上記第２の増幅
回路をが低電力レベルの増幅電力を出力することとな
る。従って、上記第１の増幅用ＦＥＴを不動作状態にし
（上記第１の増幅回路を不動作状態にし）、上記第２の
増幅用ＦＥＴを動作状態にして（上記第２の増幅回路を
動作状態にして）、低電力レベルの増幅電力を得る場
合、上記第１の増幅回路の入力インピーダンスが著しく
変化して、上記入力ノードの前段と上記第２の増幅回路
との段間で不整合が生じても、上記第３の整合回路がこ
れを補うこととなり、その結果、より安定な高効率動作
により低電力レベルの増幅電力を得ることができる効果
がある。
ば、上記電力増幅器において、上記第１の電力レベルを
上記第２の電力レベルより大きいものとし、上記第１の
増幅回路を上記入力ノードと上記第１の増幅用ＦＥＴ間
に第３の整合回路を接続したものとし、上記第２の増幅
回路を上記入力ノードに第２のスイッチ回路を介して第
４の整合回路の入力を接続し、該第４の整合回路の出力
を上記第２の増幅用ＦＥＴの入力に接続したものとし、
上記第２のスイッチ回路を上記第１の増幅用ＦＥＴが動
作状態の時にＯＦＦになり、上記第２の増幅用ＦＥＴが
動作状態の時にＯＮになるものとしたので、上記第１，
第２のスイッチ回路をＯＦＦ状態にして、上記第１の増
幅用ＦＥＴを動作状態にすることにより、上記第１の増
幅回路が高電力レベルの増幅電力を出力し、上記第１，
第２のスイッチ回路をＯＮ状態にして、上記第２の増幅
用ＦＥＴを動作状態にすることにより、上記第２の増幅
回路をが低電力レベルの増幅電力を出力することとな
る。従って、上記第１の増幅用ＦＥＴを不動作状態にし
（上記第１の増幅回路を不動作状態にし）、上記第２の
増幅用ＦＥＴを動作状態にして（上記第２の増幅回路を
動作状態にして）、低電力レベルの増幅電力を得る場
合、上記第１の増幅回路の入力インピーダンスが著しく
変化して、上記入力ノードの前段と上記第２の増幅回路
との段間で不整合が生じても、上記第３の整合回路がこ
れを補うこととなり、その結果、より安定な高効率動作
により低電力レベルの増幅電力を得ることができる効果
がある。
【００５７】更に、この発明にかかる電力増幅器によれ
ば、上記電力増幅器において、上記第１の電力レベルを
上記第２の電力レベルより大きいものとし、上記第１の
増幅用ＦＥＴのゲートバイアス回路を、ゲートバイアス
を開放するスイッチ回路を含むものとしたので、上記第
１の増幅回路を構成する上記第１の増幅用ＦＥＴのゲー
トに接続されるゲート安定化用抵抗の抵抗値が小さく、
上記第１の増幅用ＦＥＴ側の入力インピーダンスが上記
第２の増幅用ＦＥＴ側のそれに比べて低過ぎる場合に
は、上記第１の増幅用ＦＥＴのゲートに印加されるゲー
トバイアスを開放することにより、上記第１の増幅用Ｆ
ＥＴ側の入力インピーダンスだ高められ、上記第２の増
幅用ＦＥＴに上記入力ノードに入力された増幅すべき信
号が安定に供給されることとなり、その結果、低電力レ
ベルの増幅電力を得る上記第２の増幅回路の動作を安定
化することができる効果がある。
ば、上記電力増幅器において、上記第１の電力レベルを
上記第２の電力レベルより大きいものとし、上記第１の
増幅用ＦＥＴのゲートバイアス回路を、ゲートバイアス
を開放するスイッチ回路を含むものとしたので、上記第
１の増幅回路を構成する上記第１の増幅用ＦＥＴのゲー
トに接続されるゲート安定化用抵抗の抵抗値が小さく、
上記第１の増幅用ＦＥＴ側の入力インピーダンスが上記
第２の増幅用ＦＥＴ側のそれに比べて低過ぎる場合に
は、上記第１の増幅用ＦＥＴのゲートに印加されるゲー
トバイアスを開放することにより、上記第１の増幅用Ｆ
ＥＴ側の入力インピーダンスだ高められ、上記第２の増
幅用ＦＥＴに上記入力ノードに入力された増幅すべき信
号が安定に供給されることとなり、その結果、低電力レ
ベルの増幅電力を得る上記第２の増幅回路の動作を安定
化することができる効果がある。
【００５８】更に、この発明にかかる電力増幅器によれ
ば、上記電力増幅器において、上記入力ノードと上記第
１の増幅用ＦＥＴとの間に、上記第１の増幅用ＦＥＴが
動作状態の時にＯＮになり、上記第２の増幅用ＦＥＴが
動作状態の時にＯＦＦになる第３のスイッチ回路を挿入
したものとしたので、上記第１の増幅用ＦＥＴを動作状
態にする上記第１の増幅回路の動作時は、上記第１のス
イッチ回路をＯＦＦにすることにより、上記第１の増幅
回路と上記第２の増幅回路間で帰還ループは形成されな
くなり、上記第２の増幅用ＦＥＴを動作状態にする上記
第２の増幅回路の動作時は、上記第３のスイチ回路をＯ
ＦＦにすることにより、上記第２の増幅回路と上記第１
の増幅回路間で帰還ループは形成されなくなる。従っ
て、第１の増幅回路と第２の増幅回路の何れの動作時に
おいても、これらの間で帰還ループが形成されるのを防
止することができ、高出力動作時，及び低出力動作時の
双方において、寄生発振が生じることなく、高効率動作
で所定の増幅出力を得ることができる効果がある。
ば、上記電力増幅器において、上記入力ノードと上記第
１の増幅用ＦＥＴとの間に、上記第１の増幅用ＦＥＴが
動作状態の時にＯＮになり、上記第２の増幅用ＦＥＴが
動作状態の時にＯＦＦになる第３のスイッチ回路を挿入
したものとしたので、上記第１の増幅用ＦＥＴを動作状
態にする上記第１の増幅回路の動作時は、上記第１のス
イッチ回路をＯＦＦにすることにより、上記第１の増幅
回路と上記第２の増幅回路間で帰還ループは形成されな
くなり、上記第２の増幅用ＦＥＴを動作状態にする上記
第２の増幅回路の動作時は、上記第３のスイチ回路をＯ
ＦＦにすることにより、上記第２の増幅回路と上記第１
の増幅回路間で帰還ループは形成されなくなる。従っ
て、第１の増幅回路と第２の増幅回路の何れの動作時に
おいても、これらの間で帰還ループが形成されるのを防
止することができ、高出力動作時，及び低出力動作時の
双方において、寄生発振が生じることなく、高効率動作
で所定の増幅出力を得ることができる効果がある。
【００５９】この発明にかかる電力増幅器によれば、増
幅すべき信号が入力される入力ノードと、上記入力ノー
ドに入力された信号を受けて、この信号を増幅する増幅
用ＦＥＴと、異なるインピーダンスをもつ複数の整合回
路と、上記増幅用ＦＥＴの出力をその電力レベルに応じ
て、上記複数の整合回路のうちの，上記増幅用ＦＥＴの
動作を高効率動作にする最適なインピーダンスを有する
ものの入力に選択的に接続する第１のスイッチ回路と、
上記増幅用ＦＥＴの出力の電力レベルに応じて、上記複
数の整合回路のうちの上記増幅用ＦＥＴの出力が入力さ
れたものの出力を、出力ノードに選択的に接続する第２
のスイッチ回路とを備えたものとしたので、上記増幅用
ＦＥＴにより得られる増幅出力を、上記複数の整合回路
のうちの該増幅出力の電力レベルに応じた最適な整合が
とれるインピーダンスの整合回路を通して、上記出力ノ
ードに出力することができ、その結果、互いに異なる電
力レベルの複数の増幅出力を高効率動作により得ること
ができる効果がある。
幅すべき信号が入力される入力ノードと、上記入力ノー
ドに入力された信号を受けて、この信号を増幅する増幅
用ＦＥＴと、異なるインピーダンスをもつ複数の整合回
路と、上記増幅用ＦＥＴの出力をその電力レベルに応じ
て、上記複数の整合回路のうちの，上記増幅用ＦＥＴの
動作を高効率動作にする最適なインピーダンスを有する
ものの入力に選択的に接続する第１のスイッチ回路と、
上記増幅用ＦＥＴの出力の電力レベルに応じて、上記複
数の整合回路のうちの上記増幅用ＦＥＴの出力が入力さ
れたものの出力を、出力ノードに選択的に接続する第２
のスイッチ回路とを備えたものとしたので、上記増幅用
ＦＥＴにより得られる増幅出力を、上記複数の整合回路
のうちの該増幅出力の電力レベルに応じた最適な整合が
とれるインピーダンスの整合回路を通して、上記出力ノ
ードに出力することができ、その結果、互いに異なる電
力レベルの複数の増幅出力を高効率動作により得ること
ができる効果がある。
【図１】 この発明の実施例１による電力増幅器の構成
を示すブロック図である。
を示すブロック図である。
【図２】 図１に示された出力増幅段Ａ2 ，Ａ3 の構成
を示す等価回路図である。
を示す等価回路図である。
【図３】 図２に示された増幅用ＦＥＴ（Ｆ）のより具
体的な構成例を示す等価回路図である。
体的な構成例を示す等価回路図である。
【図４】 図１に示されたＦＥＴスイッチＳＷ3 の構成
を示す等価回路図である。
を示す等価回路図である。
【図５】 図１に示された出力増幅段Ａ2 ，Ａ3 におけ
る増幅用ＦＥＴのゲート幅と出力電力の関係を示した図
である。
る増幅用ＦＥＴのゲート幅と出力電力の関係を示した図
である。
【図６】 図１に示す電力増幅器において、出力増幅段
Ａ2 の動作時（高出力動作時），及び出力増幅段Ａ3 の
動作時（低出力動作時）の双方における入力電力と出力
電力の関係，及び入力電力と電力付加効率の関係を示し
た図である。
Ａ2 の動作時（高出力動作時），及び出力増幅段Ａ3 の
動作時（低出力動作時）の双方における入力電力と出力
電力の関係，及び入力電力と電力付加効率の関係を示し
た図である。
【図７】 この発明の実施例２による電力増幅器の構成
を示すブロック図である。
を示すブロック図である。
【図８】 この発明の実施例３による電力増幅器の構成
を示すブロック図である。
を示すブロック図である。
【図９】 この発明の実施例４による電力増幅器の出力
増幅段Ａ2 の構成を示す等価回路図である。
増幅段Ａ2 の構成を示す等価回路図である。
【図１０】 この発明の実施例５による電力増幅器の構
成を示すブロック図である。
成を示すブロック図である。
【図１１】 図１０に示されたＦＥＴスイッチＳＷ4 の
構成を示す等価回路図である。
構成を示す等価回路図である。
【図１２】 図１０に示されたＦＥＴスイッチＳＷ5 の
構成を示す等価回路図である。
構成を示す等価回路図である。
【図１３】 一般的なアナログ変調（周波数変調）方式
の小型携帯電話機の送信器の概略構成を示すブロック図
である。
の小型携帯電話機の送信器の概略構成を示すブロック図
である。
【図１４】 図１３に示された電力増幅器の従来の構成
を示すブロック図である。
を示すブロック図である。
【図１５】 図１４に示された構成からなる電力増幅器
において、ドライバ段Ａ1 及び出力増幅段Ａ2 のゲート
バイアス電圧とドレインバイアス電圧を制御した時の消
費電力と消費電流の関係を示した図である。
において、ドライバ段Ａ1 及び出力増幅段Ａ2 のゲート
バイアス電圧とドレインバイアス電圧を制御した時の消
費電力と消費電流の関係を示した図である。
【図１６】 図１４に示された構成からなる電力増幅器
の入力電力と出力電力の関係，及び入力電力と電力付加
効率の関係を示した図である。
の入力電力と出力電力の関係，及び入力電力と電力付加
効率の関係を示した図である。
【図１７】 従来の電力増幅器の構成を示すブロック図
である。
である。
ＩＮ ｄａｔａ 音声信号データ、１ 電圧制御水晶発
振器（ＶＣＸＯ）を制御する回路、２ 電圧制御水晶発
振器（ＶＣＸＯ）、３ 周波数変換用のミキサ、４ 周
波数シンセサイザ、５ 帯域通過フィルタ（ＢＰＦ）、
６ 高出力増幅器、７ 送信側の帯域通過フィルタ（Ｂ
ＰＦ）、８ 受信側の帯域通過フィルタ（ＢＰＦ）、９
アンテナ、１０ 受信回路、ＩＮ，ＩＮ1 ，ＩＮ2 ，
ＩＮ3 ，Ｐ1 入力端子、ＯＵＴ，ＯＵＴ1 ，ＯＵＴ2
，ＯＵＴ3 ，Ｐ2 出力端子、Ａ1 ドライバ段、Ａ2
，Ａ3 ，Ａ4 出力増幅段、Ｍ1 整合回路、Ｍ12
段間整合回路、Ｍ2 出力整合回路、ＯＭ3 出力整合
回路、Ｆ 増幅用ＦＥＴ、ｆ1 〜ｆn ＦＥＴ基本セ
ル、Ｇ ゲート端子、Ｄ ドレイン端子、Ｃ1 ，Ｃ2Ａ
Ｃ結合用キャパシタ、ＳＷ1 ，ＳＷ2 ，ＳＷ3 ，ＳＷ4
，ＳＷ5 ，２０ ＦＥＴスイッチ、Ｖｓｗ1 ，Ｖｓｗ2
，Ｖｓｗ3 ，Ｖｓｗ4a ，Ｖｓｗ4b ＦＥＴスイッチ
制御端子、Ｖｇ1 ，Ｖｇ2 ，Ｖｇ3 ，Ｖｇ4 ゲートバ
イアス端子、Ｖｄ1 ，Ｖｄ2 ，Ｖｄ3 ，Ｖｄ4 ドレイ
ンバイアス端子、ＩＮＭ3 入力整合回路、Ｆ1 ＦＥ
Ｔ、Ｒｇ ゲート安定化用抵抗、Ｃｇｂ ゲートバイア
ス用キャパシタ、Ｌｄ ドレインバイアス用インダク
タ、Ｃｄｂ ドレインバイアス用キャパシタ、ＧＳＷ
ゲートバイアス開放用スイッチＦＥＴ、Ｒｇｓｗ 高抵
抗、Ｃｇｓｗ スイッチＦＥＴバイアス用キャパシタ、
Ｖｇｓｗ ゲートバイアス開放用制御端子、１００ａ
第１の増幅回路、１００ｂ 第２の増幅回路、ｎ1，ｎ2
ノード。
振器（ＶＣＸＯ）を制御する回路、２ 電圧制御水晶発
振器（ＶＣＸＯ）、３ 周波数変換用のミキサ、４ 周
波数シンセサイザ、５ 帯域通過フィルタ（ＢＰＦ）、
６ 高出力増幅器、７ 送信側の帯域通過フィルタ（Ｂ
ＰＦ）、８ 受信側の帯域通過フィルタ（ＢＰＦ）、９
アンテナ、１０ 受信回路、ＩＮ，ＩＮ1 ，ＩＮ2 ，
ＩＮ3 ，Ｐ1 入力端子、ＯＵＴ，ＯＵＴ1 ，ＯＵＴ2
，ＯＵＴ3 ，Ｐ2 出力端子、Ａ1 ドライバ段、Ａ2
，Ａ3 ，Ａ4 出力増幅段、Ｍ1 整合回路、Ｍ12
段間整合回路、Ｍ2 出力整合回路、ＯＭ3 出力整合
回路、Ｆ 増幅用ＦＥＴ、ｆ1 〜ｆn ＦＥＴ基本セ
ル、Ｇ ゲート端子、Ｄ ドレイン端子、Ｃ1 ，Ｃ2Ａ
Ｃ結合用キャパシタ、ＳＷ1 ，ＳＷ2 ，ＳＷ3 ，ＳＷ4
，ＳＷ5 ，２０ ＦＥＴスイッチ、Ｖｓｗ1 ，Ｖｓｗ2
，Ｖｓｗ3 ，Ｖｓｗ4a ，Ｖｓｗ4b ＦＥＴスイッチ
制御端子、Ｖｇ1 ，Ｖｇ2 ，Ｖｇ3 ，Ｖｇ4 ゲートバ
イアス端子、Ｖｄ1 ，Ｖｄ2 ，Ｖｄ3 ，Ｖｄ4 ドレイ
ンバイアス端子、ＩＮＭ3 入力整合回路、Ｆ1 ＦＥ
Ｔ、Ｒｇ ゲート安定化用抵抗、Ｃｇｂ ゲートバイア
ス用キャパシタ、Ｌｄ ドレインバイアス用インダク
タ、Ｃｄｂ ドレインバイアス用キャパシタ、ＧＳＷ
ゲートバイアス開放用スイッチＦＥＴ、Ｒｇｓｗ 高抵
抗、Ｃｇｓｗ スイッチＦＥＴバイアス用キャパシタ、
Ｖｇｓｗ ゲートバイアス開放用制御端子、１００ａ
第１の増幅回路、１００ｂ 第２の増幅回路、ｎ1，ｎ2
ノード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅本 哲也 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内
Claims (5)
- 【請求項１】 増幅すべき信号が入力される入力ノード
と、 上記入力ノードに入力された信号を受けてこれを増幅す
る第１の増幅用ＦＥＴ，及び該第１の増幅用ＦＥＴの出
力と出力ノード間に接続された第１の整合回路を有する
第１の増幅回路と、 上記入力ノードに入力された信号を受けてこれを増幅す
る第２の増幅用ＦＥＴ，該第２の増幅用ＦＥＴの出力に
その入力が接続された第２の整合回路，及び該第２の整
合回路の出力と出力ノード間に接続された第１のスイッ
チ回路を有する第２の増幅回路とを備え、 上記第１の増幅回路は、上記第１の増幅用ＦＥＴを動作
状態にし、上記第２の増幅用ＦＥＴを不動作状態にし、
上記第１のスイッチ回路をＯＦＦにした時、第１電力レ
ベルの増幅出力を高効率動作でもって出力するものであ
り、 上記第２の増幅回路は、上記第１の増幅用ＦＥＴを不動
作状態にし、上記第２の増幅用ＦＥＴを動作状態にし、
上記第１のスイッチ回路をＯＮにした時、第２電力レベ
ルの増幅出力を高効率動作でもって出力するものである
ことを特徴とする電力増幅器。 - 【請求項２】 請求項１に記載の電力増幅器において、 上記第１の電力レベルは上記第２の電力レベルより大き
いものであり、 上記第１の増幅回路を、上記入力ノードと上記第１の増
幅用ＦＥＴ間に第３の整合回路を接続したものとし、 上記第２の増幅回路を、上記入力ノードに第２のスイッ
チ回路を介して第４の整合回路の入力を接続し、該第４
の整合回路の出力を上記第２の増幅用ＦＥＴの入力に接
続したものとし、 上記第２のスイッチ回路は、上記第１の増幅用ＦＥＴが
動作状態の時にＯＦＦになり、上記第２の増幅用ＦＥＴ
が動作状態の時にＯＮになるものであることを特徴とす
る電力増幅器。 - 【請求項３】 請求項１に記載の電力増幅器において、 上記第１の電力レベルは上記第２の電力レベルより大き
いものであり、 上記第１の増幅用ＦＥＴのゲートバイアス回路は、ゲー
トバイアスを開放するスイッチ回路を含むものであるこ
とを特徴とする電力増幅器。 - 【請求項４】 請求項１に記載の電力増幅器において、 上記入力ノードと上記第１の増幅用ＦＥＴとの間に、上
記第１の増幅用ＦＥＴが動作状態の時にＯＮになり、上
記第２の増幅用ＦＥＴが動作状態の時にＯＦＦになる第
３のスイッチ回路が挿入されていることを特徴とする電
力増幅器。 - 【請求項５】 増幅すべき信号が入力される入力ノード
と、 上記入力ノードに入力された信号を受けて、この信号を
増幅する増幅用ＦＥＴと、 異なるインピーダンスをもつ複数の整合回路と、 上記増幅用ＦＥＴの出力をその電力レベルに応じて、上
記複数の整合回路のうちの，上記増幅用ＦＥＴの動作を
高効率動作にする最適なインピーダンスを有するものの
入力に選択的に接続する第１のスイッチ回路と、 上記増幅用ＦＥＴの出力の電力レベルに応じて、上記複
数の整合回路のうちの上記増幅用ＦＥＴの出力が入力さ
れたものの出力を、出力ノードに選択的に接続する第２
のスイッチ回路とを備えたことを特徴とする電力増幅
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12726694A JP3444653B2 (ja) | 1994-06-09 | 1994-06-09 | 電力増幅器 |
| US08/438,472 US5548246A (en) | 1994-06-09 | 1995-05-10 | Power amplifier including an impedance matching circuit and a switch FET |
| DE69526144T DE69526144T2 (de) | 1994-06-09 | 1995-05-17 | Leistungsverstärker |
| EP95107561A EP0687060B1 (en) | 1994-06-09 | 1995-05-17 | Power amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12726694A JP3444653B2 (ja) | 1994-06-09 | 1994-06-09 | 電力増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336168A true JPH07336168A (ja) | 1995-12-22 |
| JP3444653B2 JP3444653B2 (ja) | 2003-09-08 |
Family
ID=14955771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12726694A Expired - Lifetime JP3444653B2 (ja) | 1994-06-09 | 1994-06-09 | 電力増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5548246A (ja) |
| EP (1) | EP0687060B1 (ja) |
| JP (1) | JP3444653B2 (ja) |
| DE (1) | DE69526144T2 (ja) |
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