JPH0731558Y2 - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JPH0731558Y2 JPH0731558Y2 JP8481090U JP8481090U JPH0731558Y2 JP H0731558 Y2 JPH0731558 Y2 JP H0731558Y2 JP 8481090 U JP8481090 U JP 8481090U JP 8481090 U JP8481090 U JP 8481090U JP H0731558 Y2 JPH0731558 Y2 JP H0731558Y2
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- via hole
- dielectric
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、混成集積回路装置に係り、ビアホールを小さ
く作ることにより導体幅を微細にすることに関する。
く作ることにより導体幅を微細にすることに関する。
従来、混成集積回路装置の誘電体厚膜は（絶縁層）非晶
質系のガラスにフィラ（金属酸化物）を混ぜてペースト
状にしたものを印刷し焼成していた。このような非晶質
系誘電体厚膜は材料がポーラスであるため焼成中に材料
の歪みにより空隙が発生する。空隙が有る状態で誘電体
厚膜として使用すると導体の材料として使用している銀
の成分によるマイグレーションが発生し絶縁破壊を引き
起こす。このような絶縁破壊を起こさずに信頼性の高い
製品を生産するために、誘電体厚膜を複数回に分けて、
例えば、２乃至３回の印刷と焼成を繰り返し40から50μ
の厚みにする必要があった。しかし誘電体厚膜にビアホ
ールを形成する場合誘電体厚膜を厚くかつ３回重ね印刷
するとビアホール穴の側面がたれるため、ビアホールの
最小寸法は250μ角以下にすることができなかった。こ
のようにして作られたビアホールは下部導体と上部導体
を電気的に接続するために誘電体厚膜にビアホールが出
来上がった時に誘電体厚膜上部より印刷で銀・パラジウ
ムの混合物をビアホールに流し込み下部導体と接続す
る。そして上部導体を誘電体厚膜の上に印刷し、上部導
体とビアホールを接続していた。導体を複数本隣接して
配置した場合、導体につながるビアホールも複数個隣接
して配置されるため隣接するビアホール間の絶縁距離を
設ける必要がある。そのためビアホールの外形寸法に絶
縁距離を加えた寸法が導体ピッチの最小間隔となるため
導体幅の微細なパターン、例えば100μのパターンを実
現することができないという問題がある。
質系のガラスにフィラ（金属酸化物）を混ぜてペースト
状にしたものを印刷し焼成していた。このような非晶質
系誘電体厚膜は材料がポーラスであるため焼成中に材料
の歪みにより空隙が発生する。空隙が有る状態で誘電体
厚膜として使用すると導体の材料として使用している銀
の成分によるマイグレーションが発生し絶縁破壊を引き
起こす。このような絶縁破壊を起こさずに信頼性の高い
製品を生産するために、誘電体厚膜を複数回に分けて、
例えば、２乃至３回の印刷と焼成を繰り返し40から50μ
の厚みにする必要があった。しかし誘電体厚膜にビアホ
ールを形成する場合誘電体厚膜を厚くかつ３回重ね印刷
するとビアホール穴の側面がたれるため、ビアホールの
最小寸法は250μ角以下にすることができなかった。こ
のようにして作られたビアホールは下部導体と上部導体
を電気的に接続するために誘電体厚膜にビアホールが出
来上がった時に誘電体厚膜上部より印刷で銀・パラジウ
ムの混合物をビアホールに流し込み下部導体と接続す
る。そして上部導体を誘電体厚膜の上に印刷し、上部導
体とビアホールを接続していた。導体を複数本隣接して
配置した場合、導体につながるビアホールも複数個隣接
して配置されるため隣接するビアホール間の絶縁距離を
設ける必要がある。そのためビアホールの外形寸法に絶
縁距離を加えた寸法が導体ピッチの最小間隔となるため
導体幅の微細なパターン、例えば100μのパターンを実
現することができないという問題がある。
本考案は、上記従来の技術の問題点に鑑みなされたもの
で、誘電体厚膜にフィラを混ぜない非晶質系の緻密なペ
ーストを使用して下層厚膜を形成し、その上に従来の誘
電体厚膜を１層形成しエッチング加工により寸法の小さ
なビアホールを作ることができるので導体幅を微細にす
ることができる製品を提供するものである。
で、誘電体厚膜にフィラを混ぜない非晶質系の緻密なペ
ーストを使用して下層厚膜を形成し、その上に従来の誘
電体厚膜を１層形成しエッチング加工により寸法の小さ
なビアホールを作ることができるので導体幅を微細にす
ることができる製品を提供するものである。
上記目的を達成するために、絶縁基板Ｔ上に下部導体Ａ
を厚膜にて形成すると共に、導体Ａ上に非晶質系で緻密
な誘電体層Ｂを下層とし非晶質系でフィラを混ぜた誘電
体層Ｃを上層として２層を形成し、その上に上部導体Ｄ
を形成してなり、前記下部導体Ａと上部導体Ｄとをビア
ホールＥで接続した構成でなる混成集積回路装置を提供
するものである。
を厚膜にて形成すると共に、導体Ａ上に非晶質系で緻密
な誘電体層Ｂを下層とし非晶質系でフィラを混ぜた誘電
体層Ｃを上層として２層を形成し、その上に上部導体Ｄ
を形成してなり、前記下部導体Ａと上部導体Ｄとをビア
ホールＥで接続した構成でなる混成集積回路装置を提供
するものである。
上記の構成によれば、絶縁基板上に下部導体を形成し、
その上に非晶質系の緻密な誘電体層と非晶質系にフィラ
を混ぜた誘電体層の２層が形成され、更にその上に上部
導体が形成される。そして下部導体と上部導体をビアホ
ールで接続する。
その上に非晶質系の緻密な誘電体層と非晶質系にフィラ
を混ぜた誘電体層の２層が形成され、更にその上に上部
導体が形成される。そして下部導体と上部導体をビアホ
ールで接続する。
本考案の実施例を添付図面を参照して詳細に説明する。
第１図は本考案による混成集積回路装置の一実施例を示
す形成工程図、第２図は同混成集積回路装置の断面図で
ある。
第１図は本考案による混成集積回路装置の一実施例を示
す形成工程図、第２図は同混成集積回路装置の断面図で
ある。
図において、Ｔは絶縁基板で、絶縁基板の上に下部導体
Ａを例えば印刷で形成する。その上に１層目の誘電体層
Ｂを形成するために、材料としてフィラを混ぜない非晶
質系のガラスペーストを用い印刷、スピンナー、スプレ
等の方法で厚さ５から６μ程度に塗布し焼成する。次に
２層目の誘電体層Ｃを形成するために、材料として従来
のフィラを混ぜた非晶質系のガラスペーストを用いて厚
膜を印刷、スピンナー、スプレ等の方法で厚さ15μ程度
に塗布して焼成する。そしてビアホールＥを形成するた
めに２層目の誘電体層に上に印刷等の方法でレジストを
塗布してエッチングを行いビアホールＥを完成させる。
このようにしてできたビアホールＥは微小に仕上がり50
μ角程度のものが得られる。そして印刷にて銀・パラジ
ュウムの混合物をビアホールＥに流し込み下部導体Ａと
ビアホール層Ｅを接続する。その上に上部導体Ｄを印刷
し、かつ、上部導体ＤとビアホールＥを接続する。
Ａを例えば印刷で形成する。その上に１層目の誘電体層
Ｂを形成するために、材料としてフィラを混ぜない非晶
質系のガラスペーストを用い印刷、スピンナー、スプレ
等の方法で厚さ５から６μ程度に塗布し焼成する。次に
２層目の誘電体層Ｃを形成するために、材料として従来
のフィラを混ぜた非晶質系のガラスペーストを用いて厚
膜を印刷、スピンナー、スプレ等の方法で厚さ15μ程度
に塗布して焼成する。そしてビアホールＥを形成するた
めに２層目の誘電体層に上に印刷等の方法でレジストを
塗布してエッチングを行いビアホールＥを完成させる。
このようにしてできたビアホールＥは微小に仕上がり50
μ角程度のものが得られる。そして印刷にて銀・パラジ
ュウムの混合物をビアホールＥに流し込み下部導体Ａと
ビアホール層Ｅを接続する。その上に上部導体Ｄを印刷
し、かつ、上部導体ＤとビアホールＥを接続する。
以上のように本考案においては、50μ角程度の微小なビ
アホールを形成することができるため、上部導体および
下部導体の導体幅を100μ程度と微細パターンに作るこ
とができ、誘電体の厚みも薄くなるため上部導体や抵抗
体の印刷が容易になる等その効果は大きい。
アホールを形成することができるため、上部導体および
下部導体の導体幅を100μ程度と微細パターンに作るこ
とができ、誘電体の厚みも薄くなるため上部導体や抵抗
体の印刷が容易になる等その効果は大きい。
第１図は本考案による混成集積回路装置の一実施例を示
す形成工程図、第２図は同混成集積回路装置の断面図で
ある。 図中、Ａは下部導体、Ｂは１層目の誘電体層、Ｃは２層
目の誘電体層、Ｄは上部導体、Ｅはビアホール、Ｔは絶
縁基板である。
す形成工程図、第２図は同混成集積回路装置の断面図で
ある。 図中、Ａは下部導体、Ｂは１層目の誘電体層、Ｃは２層
目の誘電体層、Ｄは上部導体、Ｅはビアホール、Ｔは絶
縁基板である。
Claims (1)
- 【請求項１】絶縁基板Ｔ上に下部導体Ａを厚膜にて形成
すると共に、導体Ａ上に非晶質系で緻密な誘電体層Ｂを
下層とし非晶質系でフィラを混ぜた誘電体層Ｃを上層と
して２層を形成し、その上に上部導体Ｄを形成してな
り、前記下部導体Ａと上部導体ＤとをビアホールＥで接
続した構成でなる混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8481090U JPH0731558Y2 (ja) | 1990-08-10 | 1990-08-10 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8481090U JPH0731558Y2 (ja) | 1990-08-10 | 1990-08-10 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442764U JPH0442764U (ja) | 1992-04-10 |
| JPH0731558Y2 true JPH0731558Y2 (ja) | 1995-07-19 |
Family
ID=31633537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8481090U Expired - Lifetime JPH0731558Y2 (ja) | 1990-08-10 | 1990-08-10 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731558Y2 (ja) |
-
1990
- 1990-08-10 JP JP8481090U patent/JPH0731558Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442764U (ja) | 1992-04-10 |
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