JPH07307350A - 半導体リードフレ−ムおよびパッケージ - Google Patents

半導体リードフレ−ムおよびパッケージ

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JPH07307350A
JPH07307350A JP5212091A JP21209193A JPH07307350A JP H07307350 A JPH07307350 A JP H07307350A JP 5212091 A JP5212091 A JP 5212091A JP 21209193 A JP21209193 A JP 21209193A JP H07307350 A JPH07307350 A JP H07307350A
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JP
Japan
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die
semiconductor
lead frame
semiconductor die
package
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JP5212091A
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Keith W Bailey
キース・ダブリュ−・ベイリ−
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Motorola Inc
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 ハンダの余分の流れまたはハンダのはねかけ
を防止する一方で、同時に半導体ダイ付着の下の層を均
一にして、半導体ダイに作用する応力を少なくするよう
に半導体ダイをフラグに付着できるダイ付着方式を提供
する。 【構成】 半導体パッケージはリードフレーム１４によ
って構成され、リードフレームは複数のリード、および
少なくとも一つの突起を含むダイ付着領域を有する。半
導体ダイ１６は、前記少なくとも一つの突起の上にのっ
て、ダイ付着領域に物理的に付着している。このダイは
さらにリード２４，２６と結合している。封入体１２は
半導体ダイの周囲およびリードフレームの一部に配置す
る。ダイ付着領域の突起は、ダイ付着材２８の均一な層
を可能にして、半導体ダイをリードフレームのダイ付着
領域に接合する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体技術に関
し、具体的には半導体リードフレーム、およびこのリー
ドフレームを含むパッケージに関する。
【０００２】
【従来の技術】半導体リードフレームは半導体パッケー
ジ内で広く使用されている。通常のリードフレームは複
数のリード、およびダイ付着領域を含むフラグを含んで
いる。半導体ダイはダイ付着領域に接合しており、ダイ
はリードに電気的に結合している。ついでフラグおよび
半導体ダイをプラスチックもしくは同様の材料の中に封
入して、一つのパッケージを形成する。
【０００３】通常のリードフレームのフラグは平らなプ
レーナ表面を含む。半導体ダイをこのようなフラグに付
着する一つの方法は、暖めたリードフレームにハンダを
吐出する工程を含んでいる。暖めたリードフレームがハ
ンダを溶融し、これがフラグの上を流れる。ついでこの
溶融ハンダに半導体ダイを圧着し、ハンダが後で固まっ
て、この半導体ダイをフラグに接合する。
【０００４】
【発明が解決しようとする課題】上記のダイ付着方法は
広く使用されているが、その使用には種々の問題が伴
う。たとえば暖めたリードフレームの上にハンダを置く
場合、ハンダの流れを制御するのが難しく、ハンダがド
リフト(drift) したり、またはフラグの中央に必ずしも
一貫して集まらない傾向がある。後でダイを置くとき、
このドリフトが原因で、ダイの中心が溶融ハンダの上に
こないことがある。またダイをハンダに圧着した後、ド
リフトしたハンダの表面張力によって、ハンダがダイの
一部の下に逆流して、フラグを平行に付着できなくする
可能性がある。半導体ダイの下の部分のハンダが薄すぎ
たり、または厚すぎてダイが傾く場合には、多くの問題
が生じる。半導体ダイの下の一部において、ハンダの施
し方が不十分な場合には、極度の熱応力がダイに作用し
て、しばしばダイのひび割れを起こす。ダイの下のハン
ダが厚すぎる場合には、望ましくない熱抵抗が生じる。
【０００５】周知のダイ付着方法に関連したもう一つの
問題は、ダイを圧着する際にハンダがしばしばはねかか
ることである。ハンダは、リードフレーム上でフラグに
隣接して配置されているモールド・ロック(mold lock)
にはねかかることが多い。ハンダがこれらのモールド・
ロックにかかると、リードフレームは、パッケージを形
作るプラスチックの封入体に付着しにくくなり、封止お
よび気密封止上の問題がよく起こる。別の問題は、半導
体ダイを溶融ハンダに圧着するとき、ハンダが半導体ダ
イの下から外れて、またフラグから外れて流れることで
ある。これもハンダがモールド・ロックにまで流れ込む
と、問題を生じる。
【０００６】したがって、ハンダの余分の流れまたはハ
ンダのはねかけを防止する一方で、同時に半導体ダイ付
着の下の層を均一にして、半導体ダイに作用する応力を
少なくするように半導体ダイをフラグに付着できるダイ
付着方式を有することが極めて望ましい。
【０００７】
【課題を解決するための手段】半導体パッケージは、複
数のリードを有するリードフレーム、および少なくとも
一つの突起を含むダイ付着領域によって構成される。半
導体ダイは、少なくとも一つの突起の上にのって、ダイ
付着領域に物理的に付着される。また半導体ダイはリー
ドに電気的に結合している。半導体ダイの周囲およびリ
ードフレームの一部に封入体を配置する。
【０００８】
【実施例】図１は、半導体パッケージ１０を高倍率で拡
大した等角投影図である。図に示すパッケージ１０は表
面実装パッケージである。パッケージ１０は封入体１２
を含む。封入体１２は、パッケージ１０の内部を示すこ
とができるように、輪郭のみを示している。封入体１２
は、リードフレーム１４の一部，半導体ダイ１６および
ワイヤ・ボンド１８を封入する。封入体１２は封止樹脂
によって構成され、これはプラスチック，エポキシまた
はその他の工業材料でもよい。
【０００９】リードフレーム１４は、ダイ付着領域を含
むフラグ２０によって構成され、このダイ付着領域の上
に半導体ダイ１６をマウントする。モールド・ロック２
２はフラグ２０に隣接して配置する。モールド・ロック
２２は、リードフレーム１４と封入体１２との間の封止
性および付着性を高める働きをする溝である。
【００１０】半導体ダイ１６を、ダイ付着材２８を用い
てリードフレーム１４のフラグ２０に接合する。当業者
には多くの種類のダイ付着材２８が知られている。好適
なダイ付着材はハンダによって構成され、ハンダは熱伝
導性と導電性の両方を備えている。導電性であることに
よって、ハンダ・ダイ付着材２８は、フラグ２０を介し
て、また外部的には中央リード２４を介して、半導体ダ
イ１６の裏面からの電気的結合を可能にする。また熱伝
導性であることによって、ハンダ・ダイ付着材２８は、
熱がダイ付着材２８を介して、半導体ダイ１６からフラ
グ２０へと放散して、パッケージ１０の外側に熱を放散
できるようにしている。
【００１１】ダイ付着材２８は、半導体ダイ１６とフラ
グ２０の間の厚さを好適にし均一にして、半導体ダイ１
６を平行にマウントする必要がある。半導体ダイ１６が
フラグ２０の上に平行にマウントされていない場合に
は、ダイ１６に作用する応力が大幅に増大して、熱特性
に有害な影響が出る。
【００１２】中央リード２４はフラグ２０から伸びて、
封入体１２から出ている。中央リード２４は、フラグ２
０を介して半導体ダイ１６の裏面の一つの接点と電気的
に結合している。通常のバイポーラ・トランジスタを具
体例に挙げると、リード２４は半導体ダイ１６のコレク
タ領域と電気的に結合しているが、ダイ１６の構成によ
っては、中央リード２４は、裏面接点を介して他の領域
と結合することも可能である。バイポーラ・トランジス
タについて説明しているが、本発明では他の種類のデバ
イスも利用できることを了解されたい。
【００１３】外側リード２６も封入体１２から伸びてい
る。外側リード２６はフラグ２０と物理的もしくは電気
的に結合していない。リード２６はワイヤ・ボンド１８
によって半導体ダイ１６と電気的に結合している。ワイ
ヤ・ボンド１８は通常、一方の端が半導体ダイ１６の表
面上にあるボンド・パッドなどと結合しており、もう一
方の端が外側リード２６と結合している。通常のバイポ
ーラ・トランジスタでは、外側リード２６は通常、半導
体ダイ１６のエミッタ領域およびベース領域と結合して
いる。パッケージ１０の電気的構成は当業者には周知の
ものである。
【００１４】図２は、図１のパッケージ１０などの半導
体パッケージに使用するリードフレーム３０の一部を、
高倍率で拡大した等角投影図である。リードフレーム３
０はダイ付着領域３２を含む。ダイ付着領域３２は突起
３４によって構成される。突起３４は他のたくさんの方
法の一つによって鋳造もしくは形成できる。突起３４の
高さは１００マイクロメータ未満のオーダーにすべきで
あり、２５〜５０マイクロメータのオーダーの突出が最
も望ましい。熱伝導性の高いダイ付着材を採用する場合
には、突起２４の高さはもっと大きくなってもよい。ダ
イ付着領域３２の上の突起３４の配置は変更してもよ
い。ただし、突起３４は、その上にマウントする半導体
ダイの下に完全に収まっていることが望ましいが、突起
３４が半導体ダイの端部を越えて伸びる形で本発明を採
用してもよい。場合によっては、突起３４を、その上に
マウントする半導体ダイの端部から若干外して、半導体
ダイの端部に応力が生じないようにするのが望ましいこ
ともある。
【００１５】突起３４は、半導体ダイをマウントするス
タンドオフの働きをする。ダイ付着材をダイ付着領域３
２の上に施す場合、ダイ付着材は突起３４の特定の領域
内に入る。ダイ付着材は、暖めたリードフレームの上に
ハンダなどを溶融することによって、ダイ付着領域３２
の上に施すことができる。ついで溶融したダイ付着材に
半導体ダイを圧着すると、付着材が突起３４に沿って流
れ、これがダイの下でチャネル効果を生じて、ダイ付着
材を均一に流れさせる。このため、ハンダの流れを簡単
に制御でき、ダイ付着領域３２およびダイ１６の付着表
面の両方のハンダ濡れ性を高める。またダイ付着材の量
を妥当に制御すれば、付着材が半導体ダイの端部を大き
く越えて流れることはない。
【００１６】突起３４は実質的に同じ高さにし、その上
にマウントする半導体ダイが傾かないようにする。ダイ
を突起３４の上にのせて平行にマウントすると、ダイに
作用する応力が少なくなる。またダイ付着材の量が制御
されて厚さが均一であるために、接合された種々の材料
の熱膨張係数の食い違いの補正をより良く行える。
【００１７】突起３４の形状は変更してもよい。突起３
４は実質的に撓表面(radial surface)を有することがで
きる。撓表面を有する突起３４は、上にのる半導体ダイ
において、突起と接触する表面積が最小になる。これに
よって応力が最小になる。また突起３４は実質的に平ら
な表面を有してもよい。平面突起３４は、上にのる半導
体ダイにおいて、突起と接触する表面積が大きくなる
が、半導体ダイを平面突起３４の上に置きやすくなる。
【００１８】ダム・ウォール(dam wall)３６はダイ付着
領域３２の周囲に配置する。ダム・ウォール３６は、余
分のダイ付着材がダイ付着領域３２を越えてモールド・
ロック３８に流れ込まないように守る働きをする。モー
ルド・ロック３８は、その周囲に配置する封入体に対
し、リードフレーム３０をより良く接合封止する働きを
する。ダム・ウォール３６の高さは５〜２００マイクロ
メータのオーダーにすべきである。ダム・ウォール３６
の好適な高さは７５〜１００マイクロメータのオーダー
である。
【００１９】リードフレーム３０などのリードフレーム
を含む半導体パッケージは多くの望ましい特性を備える
ことになる。突起３４の上にマウントする半導体ダイ
は、結果的に、その下にダイ付着材の均一な層ができる
ように付着される。均一なハンダ層は、半導体ダイに作
用する応力を少なくできる。これはひび割れを起こす半
導体ダイの性向を大幅に緩和する。また突起３４は、こ
の上にマウントする半導体ダイの端部を越えて、ダイ付
着材が流れるのを防ぐ。オプションのダム・ウォール３
６を採用すれば、余分のダイ付着材が、パッケージの性
能もしくは信頼性が減じるような領域に流れ込むのをさ
らに防止できる。
【図面の簡単な説明】
【図１】半導体パッケージを高倍率で拡大した等角投影
図である。
【図２】リードフレームの一部を高倍率で拡大した等角
投影図である。
【符号の説明】
１０ 半導体パッケージ １２ 封入体 １４ リードフレーム １６ 半導体ダイ １８ ワイヤ・ボンド ２０ フラグ ２２ モールド・ロック ２４ 中央リード ２６ 外側リード ２８ ダイ付着材 ３０ リードフレーム ３２ ダイ付着領域 ３４ 突起 ３６ ダム・ウォール ３８ モールド・ロック

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体パッケージ（１０）であって、前
    記パッケージは：複数のリード（２４，２６）およびダ
    イ付着領域（２０，３２）を有するリードフレーム（１
    ４，３０）であって、前記ダイ付着領域（２０，３２）
    は少なくとも一つの突起（３４）を含むリードフレーム
    （１４，３０）；前記少なくとも一つの突起（３４）の
    上にのって、前記ダイ付着領域（２０，３２）に物理的
    に付着される半導体ダイ（１６）であって、前記ダイ
    （１６）はさらに前記リード（２４，２６）に電気的に
    結合している半導体ダイ（１６）；および前記半導体ダ
    イ（１６）の周囲および前記リードフレーム（１４，３
    ０）の一部に配置される封入体（１２）；によって構成
    されることを特徴とする半導体パッケージ（１０）。
  2. 【請求項２】 リードフレーム（１４，３０）のダイ付
    着領域（２０，３２）の上にマウントされる半導体ダイ
    （１６）を含むモールド半導体パッケージ（１０）であ
    って、前記リードフレーム（１４，３０）の前記ダイ付
    着領域（２０，３２）および前記半導体ダイ（１６）は
    封入されており、前記パッケージ（１０）はさらに、上
    に前記半導体ダイ（１６）を直接マウントする、前記ダ
    イ付着領域（２０，３２）から突き出た複数の突起（３
    ４）によって構成されることを特徴とするモールド半導
    体パッケージ（１０）。
  3. 【請求項３】 半導体デバイスのリードフレーム（１
    ４，３０）であって、前記リードフレームは：半導体ダ
    イ（１６）を付着するためにダイ付着領域（３２）を有
    するフラグ（２０）；複数のリード（２４，２６）であ
    って、前記リードの少なくとも一つ（２４）は前記フラ
    グ（２０）に結合している複数のリード（２４，２
    ６）；および前記フラグ（２０）の前記ダイ付着領域か
    ら突き出ている少なくとも一つの突起（３４）；によっ
    て構成されることを特徴とするリードフレーム（１４，
    ３０）。
JP5212091A 1992-08-06 1993-08-05 半導体リードフレ−ムおよびパッケージ Pending JPH07307350A (ja)

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US92514392A 1992-08-06 1992-08-06
US925143 1992-08-06

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG60099A1 (en) 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
US6917098B1 (en) * 2003-12-29 2005-07-12 Texas Instruments Incorporated Three-level leadframe for no-lead packages
EP3024025A1 (en) * 2014-11-19 2016-05-25 Nxp B.V. Die arrangement
US10903186B2 (en) 2018-10-19 2021-01-26 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronic assemblies with solder layer and exterior coating, and methods of forming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58169914A (ja) * 1982-03-30 1983-10-06 Matsushita Electric Works Ltd 大電力チツプ用ダイ
JPS61244053A (ja) * 1985-04-22 1986-10-30 Oki Electric Ind Co Ltd リ−ドフレ−ム
JPS647626A (en) * 1987-06-30 1989-01-11 Nec Corp Semiconductor device
JPS6480055A (en) * 1987-09-21 1989-03-24 Nec Corp Resin sealed semiconductor device
JPH01243531A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置
JPH01243439A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置
JPH03149864A (ja) * 1989-11-07 1991-06-26 Matsushita Electron Corp リードフレーム

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EP0582084A3 (en) 1994-07-27
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