JPH03149864A - リードフレーム - Google Patents
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- JPH03149864A JPH03149864A JP28791989A JP28791989A JPH03149864A JP H03149864 A JPH03149864 A JP H03149864A JP 28791989 A JP28791989 A JP 28791989A JP 28791989 A JP28791989 A JP 28791989A JP H03149864 A JPH03149864 A JP H03149864A
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- H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
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- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、樹脂封止型半導体パッケージの中に半導体素
子と共に封じ込まれるリードフレームに関する。
子と共に封じ込まれるリードフレームに関する。
（従来の技術）
従来の樹脂封止型半導体パッケージでは、シリコンから
なる半導体素子を鉄、鉄−ニッケル合金。
なる半導体素子を鉄、鉄−ニッケル合金。
銅系合金などからなる金属製のリードフレームのダイパ
ッドに固着している。
ッドに固着している。
上記の半導体素子のダイパッドへの固着方法は。
リードフレームのインナーリードの先端部周辺と。
ダイパッドの半導体素子の搭載側の面とに２〜１０声の
厚さの銀メッキを施し、ダイパッドの表面と半導体素子
の裏面とを接着材である銀ペーストで貼り合せる。ダイ
パッドの表面への銀ペーストの供給は、マルチノズルの
先端から多点注入させるか、銀ペースト溜めからスタン
プ方式で転写塗布させる方法で行われる。
厚さの銀メッキを施し、ダイパッドの表面と半導体素子
の裏面とを接着材である銀ペーストで貼り合せる。ダイ
パッドの表面への銀ペーストの供給は、マルチノズルの
先端から多点注入させるか、銀ペースト溜めからスタン
プ方式で転写塗布させる方法で行われる。
前記銀ペーストは、１５０℃と２００℃の各温度で１時
間ずつ加熱されて、硬化する。この後重合あるいは銅の
細線で、半導体素子の表面上に設けられた電気信号の入
出力端子のポンディングパッドと。
間ずつ加熱されて、硬化する。この後重合あるいは銅の
細線で、半導体素子の表面上に設けられた電気信号の入
出力端子のポンディングパッドと。
リードフレームのインナーリードの銀メッキ面とを接続
する。前記細線の径は直径が２０〜４０．であり、接続
方法はボールボンデ°イングで行われ、その接続温度は
３００℃である。
する。前記細線の径は直径が２０〜４０．であり、接続
方法はボールボンデ°イングで行われ、その接続温度は
３００℃である。
以上の工程を終了したリードフレームを温度１８０℃の
樹脂成形金型に設置し、樹脂注入口（ゲート部）から加
熱溶融された樹脂を注入する。注入された樹脂は、パッ
ケージの外形状をなすキャビティ内に溜まり、一定時間
、キャビティ内で継続加熱されることにより熱硬化して
、パッケージとして固形化する。
樹脂成形金型に設置し、樹脂注入口（ゲート部）から加
熱溶融された樹脂を注入する。注入された樹脂は、パッ
ケージの外形状をなすキャビティ内に溜まり、一定時間
、キャビティ内で継続加熱されることにより熱硬化して
、パッケージとして固形化する。
さらに上記のパッケージ状履のものを、樹脂のガラス転
位温度以上の雰囲気（１８０ｃ以上）で５〜８時間のベ
ーキングを施し、樹脂特性の経時変化を使用前に完了さ
せておく。
位温度以上の雰囲気（１８０ｃ以上）で５〜８時間のベ
ーキングを施し、樹脂特性の経時変化を使用前に完了さ
せておく。
この状態で樹脂部分から外部のリード部のフレーム部と
に厚さ５〜１０μの半田メッキを施し、次いでリード成
形を行い、機能確認して樹脂封止型半導体パッケージが
完成さ九る。
に厚さ５〜１０μの半田メッキを施し、次いでリード成
形を行い、機能確認して樹脂封止型半導体パッケージが
完成さ九る。
上記の半導体素子を銀ペーストで固着するダイパッドの
形状は、半導体素子の縦横の寸法より０−４〜１．０園
大きいように設計され、面は平坦状である。
形状は、半導体素子の縦横の寸法より０−４〜１．０園
大きいように設計され、面は平坦状である。
また接着材である銀ペーストは、エポキシ樹脂をベース
にして、導電剤と充填剤を兼ねて銀粉末が混合されたも
のである。
にして、導電剤と充填剤を兼ねて銀粉末が混合されたも
のである。
（発明が解決しようとする課題》
上記の従来技術において、リードフレームの材料の線膨
張係数は、鉄ではｔｚ ｘ ｔｏ″＠／℃、鉄−ニッケ
ル合金では、例えば、 ４．４Ｘ１０−／℃、銅系合金
では、例えば、 １６．３Ｘｌｏ″′／℃であり、また
半導体素子の材料であるシリコンでは３．５ＸＩＧ−”
／℃、銀ペーストでは３０ Ｘ １Ｇ−／ ”Ｃテある
。
張係数は、鉄ではｔｚ ｘ ｔｏ″＠／℃、鉄−ニッケ
ル合金では、例えば、 ４．４Ｘ１０−／℃、銅系合金
では、例えば、 １６．３Ｘｌｏ″′／℃であり、また
半導体素子の材料であるシリコンでは３．５ＸＩＧ−”
／℃、銀ペーストでは３０ Ｘ １Ｇ−／ ”Ｃテある
。
上記のような線膨張係数に差がある材料を組み合せて、
上述したようにダイパッドの上に半導体素子を貼り付け
た時、銀ペーストの硬化雰囲気の１５０℃あるいは２０
０℃で熱平衡となり、その後、室温に戻すと、硬化後の
銀ペースト層の厚さが３〜８Ｊｌｌｌと非常に薄くため
、ダイパッドの熱収縮の影響を直接受ける半導体素子に
は、回路形成した面に引張り残留応力が生じ、回路機能
に特性変動を生じさせるなどの問題があった。
上述したようにダイパッドの上に半導体素子を貼り付け
た時、銀ペーストの硬化雰囲気の１５０℃あるいは２０
０℃で熱平衡となり、その後、室温に戻すと、硬化後の
銀ペースト層の厚さが３〜８Ｊｌｌｌと非常に薄くため
、ダイパッドの熱収縮の影響を直接受ける半導体素子に
は、回路形成した面に引張り残留応力が生じ、回路機能
に特性変動を生じさせるなどの問題があった。
本発明の目的は、半導体素子のダイパッドへの固着時に
おいて、構成部材の線膨張係数の差により生じる半導体
素子の特性変動を抑制できるリードフレームを提供する
ことにある。
おいて、構成部材の線膨張係数の差により生じる半導体
素子の特性変動を抑制できるリードフレームを提供する
ことにある。
（課題を解決するための手段）
上記の目的を達成するため、本発明は、半導体素子を搭
載するダイパッドを有し、このダイパッドに接着剤を介
して半導体素子を固着するリードフレームにおいて、前
記ダイパッドに半導体素子の＃Ｆ１１１側に向って突出
する突起を複数個設けたことを特徴とする特 ＊作 用） 上記の手段を採用したため、ダイパッドと半導体素子と
の間に複数の突起が存在することになり、これらの突起
の間に接着材が入り込んで厚い接着材の層が形成され、
半導体素子とダイパッドとの閏の線膨張係数の差が吸収
される。
載するダイパッドを有し、このダイパッドに接着剤を介
して半導体素子を固着するリードフレームにおいて、前
記ダイパッドに半導体素子の＃Ｆ１１１側に向って突出
する突起を複数個設けたことを特徴とする特 ＊作 用） 上記の手段を採用したため、ダイパッドと半導体素子と
の間に複数の突起が存在することになり、これらの突起
の間に接着材が入り込んで厚い接着材の層が形成され、
半導体素子とダイパッドとの閏の線膨張係数の差が吸収
される。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明のリードフレームの一実施例を示す斜視
図であって、リードフレーム１には、ダイパツド２．イ
ンナーリード３．アウターリード４、吊りリード５．ダ
ムバー６、位置規制孔フ。
図であって、リードフレーム１には、ダイパツド２．イ
ンナーリード３．アウターリード４、吊りリード５．ダ
ムバー６、位置規制孔フ。
突起状のスペーサ８などの各部が形成されている。
同図において、位置規制孔７を利用して、ダイパッド２
の而下げ加工と同時に、インナーリード３の先端部の平
坦化加工が行すれ、この平坦化加工の際にダイパッド２
の平坦面に半導体素子の搭載側に向って突出するように
スペーサ８の製作加工が行われる。このスペーサ８は、
例えば高さを３０−１００１１ｍとし、径を１５０−１
３０１１ｍとして、１ｍｍ隔にマトリックス状に設けら
れる。
の而下げ加工と同時に、インナーリード３の先端部の平
坦化加工が行すれ、この平坦化加工の際にダイパッド２
の平坦面に半導体素子の搭載側に向って突出するように
スペーサ８の製作加工が行われる。このスペーサ８は、
例えば高さを３０−１００１１ｍとし、径を１５０−１
３０１１ｍとして、１ｍｍ隔にマトリックス状に設けら
れる。
第２図は第１図のリードフレーム１に半導体素子を固着
した状態を示す断面図であって、９は銀メッキ層、ｌＯ
は接着材である銀ペースト＋ １１は半導体素子である
。
した状態を示す断面図であって、９は銀メッキ層、ｌＯ
は接着材である銀ペースト＋ １１は半導体素子である
。
同図において、５１１ｍ程度の銀メッキＷＩ９が上面に
形成されたダイパッド２のスペーサ８部分へ多量の銀ペ
ースト１Ｇを注入、あるいは塗布し、半導体素子１１を
貼り付け、その後、、銀ペーストｌＯを加熱硬化させる
ことで、リードフレーム１に半導体素子１１を固着する
。
形成されたダイパッド２のスペーサ８部分へ多量の銀ペ
ースト１Ｇを注入、あるいは塗布し、半導体素子１１を
貼り付け、その後、、銀ペーストｌＯを加熱硬化させる
ことで、リードフレーム１に半導体素子１１を固着する
。
このためースペーサ８の存在により、銀ペーストｌＯが
スペーサ８の間に入り込み、ダイパッド２と半導体素子
１１との間に厚い銀ペーストｌＯの層が形成されること
になり、この銀ペーストｌＯの層によってダイパッド２
と半導体素子１１との間の線膨張係数の差が吸取され、
この線膨張係数の差によって従来例において生じた半導
体素子１１の残留応力の発生が防止されて、半導体素子
１１の特性変動を抑制できることになる。
スペーサ８の間に入り込み、ダイパッド２と半導体素子
１１との間に厚い銀ペーストｌＯの層が形成されること
になり、この銀ペーストｌＯの層によってダイパッド２
と半導体素子１１との間の線膨張係数の差が吸取され、
この線膨張係数の差によって従来例において生じた半導
体素子１１の残留応力の発生が防止されて、半導体素子
１１の特性変動を抑制できることになる。
なおスペーサ８は、ダイパッド２の四辺に線状に形成し
てもよく、また線状のスペーサ８で囲まれた内側に点状
にスペーサ８をマトリックス状に形成してもよい。
てもよく、また線状のスペーサ８で囲まれた内側に点状
にスペーサ８をマトリックス状に形成してもよい。
（発明の効果）
本発明によれば、構成部材の線膨張係数の差を吸収でき
るため半導体素子のダイパッドへのｗＩｔ１時に、半導
体素子に不要な応力が生じることを防止でき、半導体素
子の特性変動を抑制できるリードフレームを提供できる
。
るため半導体素子のダイパッドへのｗＩｔ１時に、半導
体素子に不要な応力が生じることを防止でき、半導体素
子の特性変動を抑制できるリードフレームを提供できる
。
第１図は本発明によるリードフレームの一実施例を示す
斜視図、第２図は第１図のリードフレームに半導体素子
を固着した状態を示す断面図である。 １ ・−・ リードフレーム、 ２−・ダイパッド、
３−・・インナーリード、 ４−・・アウターリード、
５ ・−吊りリード、 ６・・−ダムバー、 ７・・
−位置規制孔、 ８・−突起（スペーサ）、 ９ ・・
・銀メッキ層、ｌＯ・・・接着剤（銀ペースト）、
１１・・一半導体素子。
斜視図、第２図は第１図のリードフレームに半導体素子
を固着した状態を示す断面図である。 １ ・−・ リードフレーム、 ２−・ダイパッド、
３−・・インナーリード、 ４−・・アウターリード、
５ ・−吊りリード、 ６・・−ダムバー、 ７・・
−位置規制孔、 ８・−突起（スペーサ）、 ９ ・・
・銀メッキ層、ｌＯ・・・接着剤（銀ペースト）、
１１・・一半導体素子。
Claims (2)
- （１）半導体素子を搭載するダイパッドを有し、このダ
イパッドに接着材を介して半導体素子を固着するリード
フレームにおいて、前記ダイパッドに半導体素子の搭載
側に向って突出する突起を複数個設けたことを特徴とす
るリードフレーム。 - （２）前記突起を、半導体素子をバランスよく支持する
ため、点状または線状の形状で、かつ単独または複合状
態で設けたことを特徴とする請求項（１）記載のリード
フレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28791989A JPH03149864A (ja) | 1989-11-07 | 1989-11-07 | リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28791989A JPH03149864A (ja) | 1989-11-07 | 1989-11-07 | リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149864A true JPH03149864A (ja) | 1991-06-26 |
Family
ID=17723429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28791989A Pending JPH03149864A (ja) | 1989-11-07 | 1989-11-07 | リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149864A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243469A (ja) * | 1992-02-28 | 1993-09-21 | Nec Kyushu Ltd | 半導体装置用リードフレーム |
| EP0582084A2 (en) * | 1992-08-06 | 1994-02-09 | Motorola, Inc. | Semiconductor leadframe and package |
| JP2002093855A (ja) * | 2000-09-18 | 2002-03-29 | Toshiba Corp | 半導体装置 |
| DE10139681A1 (de) * | 2001-08-11 | 2003-03-06 | Infineon Technologies Ag | Bauelement mit einem auf einem Träger montierten Halbleiterkörper |
| EP1134806A3 (en) * | 2000-03-16 | 2003-11-12 | Microchip Technology Inc. | Stress reducing lead-frame for plastic encapsulation |
| IT202000008119A1 (it) * | 2020-04-16 | 2021-10-16 | St Microelectronics Srl | Produzione di dispositivi integrati da lead-frame con distanziatori |
| JPWO2020175619A1 (ja) * | 2019-02-28 | 2021-12-16 | 京セラ株式会社 | 電子部品搭載用パッケージ、電子装置及び発光装置 |
| US11916353B2 (en) | 2020-04-16 | 2024-02-27 | Stmicroelectronics (Grenoble 2) Sas | Electronic chip support device and corresponding manufacturing method |
-
1989
- 1989-11-07 JP JP28791989A patent/JPH03149864A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243469A (ja) * | 1992-02-28 | 1993-09-21 | Nec Kyushu Ltd | 半導体装置用リードフレーム |
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| US11916353B2 (en) | 2020-04-16 | 2024-02-27 | Stmicroelectronics (Grenoble 2) Sas | Electronic chip support device and corresponding manufacturing method |
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