JPH0728773A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0728773A JPH0728773A JP5171812A JP17181293A JPH0728773A JP H0728773 A JPH0728773 A JP H0728773A JP 5171812 A JP5171812 A JP 5171812A JP 17181293 A JP17181293 A JP 17181293A JP H0728773 A JPH0728773 A JP H0728773A
- Authority
- JP
- Japan
- Prior art keywords
- storage means
- signal line
- microcomputer
- data
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【構成】アドレス信号線１０２、双方向データ信号線１
０３及びプログラム命令を介することなく、外部端子の
制御にて他の半導体装置より直接、マイクロコンピュー
タ内部データの読み出し及び書き込みが可能な制御独立
の記憶手段１０９及び回路を付加したマイクロコンピュ
ータ。 【効果】他の半導体装置との間で複数個のデータ転送を
行う時、プログラム命令による同期確認及びデータ転送
処理シーケンスが介在せず、自動的に高速データ転送を
実現したので、データ転送プログラム命令実行の為にマ
イクロコンピュータ処理能力を低下させない効果を持
つ。さらに動作指示情報入力及び動作状態出力の先付け
記憶手段を持つ為、動作情報の命令キャシュ機能として
も効果を持つ。
０３及びプログラム命令を介することなく、外部端子の
制御にて他の半導体装置より直接、マイクロコンピュー
タ内部データの読み出し及び書き込みが可能な制御独立
の記憶手段１０９及び回路を付加したマイクロコンピュ
ータ。 【効果】他の半導体装置との間で複数個のデータ転送を
行う時、プログラム命令による同期確認及びデータ転送
処理シーケンスが介在せず、自動的に高速データ転送を
実現したので、データ転送プログラム命令実行の為にマ
イクロコンピュータ処理能力を低下させない効果を持
つ。さらに動作指示情報入力及び動作状態出力の先付け
記憶手段を持つ為、動作情報の命令キャシュ機能として
も効果を持つ。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置、プログ
ラム命令記憶読み出し手段および読み出しおよび書き込
み可能な記憶手段を有するマイクロコンピュータにおい
て、アドレス信号線、双方向データ信号線およびプログ
ラム命令を介することなく、外部端子の制御にて、他の
半導体装置より直接、内部データの読み出しおよび書き
込みが可能な制御独立の複数個の記憶手段および回路を
付加したマイクロコンピュータに関する。
ラム命令記憶読み出し手段および読み出しおよび書き込
み可能な記憶手段を有するマイクロコンピュータにおい
て、アドレス信号線、双方向データ信号線およびプログ
ラム命令を介することなく、外部端子の制御にて、他の
半導体装置より直接、内部データの読み出しおよび書き
込みが可能な制御独立の複数個の記憶手段および回路を
付加したマイクロコンピュータに関する。
【０００２】
【従来の技術】従来、マイクロコンピュータと他の半導
体装置との間で複数個のデータ転送を行う場合、データ
転送シーケンスを、プログラム命令記憶手段から読み出
し、中央処理装置に対しプログラム命令を与える、ソフ
トウエアシーケンスにより、互いの入出力ポート等を介
して、データ転送要求など前記、マイクロコンピュータ
内部に対し、割り込み信号を発生させ、ハンドシェイク
信号により前記、他の半導体装置と同期をとりながら、
データ転送の処理を行っていた。
体装置との間で複数個のデータ転送を行う場合、データ
転送シーケンスを、プログラム命令記憶手段から読み出
し、中央処理装置に対しプログラム命令を与える、ソフ
トウエアシーケンスにより、互いの入出力ポート等を介
して、データ転送要求など前記、マイクロコンピュータ
内部に対し、割り込み信号を発生させ、ハンドシェイク
信号により前記、他の半導体装置と同期をとりながら、
データ転送の処理を行っていた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来のマイクロコンピュータを用いた、複数個のデータ転
送方式では、転送速度の高速化、転送量の増加に伴い前
記、マイクロコンピュータ全体の処理能力に対し、デー
タ転送処理シーケンスのプログラム命令負荷が増大す
る、さらに、この転送データが前記、マイクロコンピュ
ータの動作指示情報入力もしくは前記、マイクロコンピ
ュータからの動作状態情報出力となっている場合、この
前記、データ転送処理シーケンスプログラム実行負荷の
増大は、前記、マイクロコンピュータシステム全体の処
理能力低下を招き、特に前記、マイクロコンピュータの
制御対象が高速処理を必要とするとき、リアルタイム追
従性を損ない、前記、マイクロコンピュータの使用上の
制限を招くものである。
来のマイクロコンピュータを用いた、複数個のデータ転
送方式では、転送速度の高速化、転送量の増加に伴い前
記、マイクロコンピュータ全体の処理能力に対し、デー
タ転送処理シーケンスのプログラム命令負荷が増大す
る、さらに、この転送データが前記、マイクロコンピュ
ータの動作指示情報入力もしくは前記、マイクロコンピ
ュータからの動作状態情報出力となっている場合、この
前記、データ転送処理シーケンスプログラム実行負荷の
増大は、前記、マイクロコンピュータシステム全体の処
理能力低下を招き、特に前記、マイクロコンピュータの
制御対象が高速処理を必要とするとき、リアルタイム追
従性を損ない、前記、マイクロコンピュータの使用上の
制限を招くものである。
【０００４】本発明は、このような問題点を解決するも
のであり、その目的とするところはマイクロコンピュー
タと他の半導体装置との間で複数個のデータ転送を行う
時、プログラム命令による同期確認およびデータ転送処
理シーケンスが介在せず、自動的に高速データ転送を実
現さらに前記、動作指示情報入力および前記、動作状態
出力の先付け記憶手段を持ったマイクロコンピュータを
提供することにある。
のであり、その目的とするところはマイクロコンピュー
タと他の半導体装置との間で複数個のデータ転送を行う
時、プログラム命令による同期確認およびデータ転送処
理シーケンスが介在せず、自動的に高速データ転送を実
現さらに前記、動作指示情報入力および前記、動作状態
出力の先付け記憶手段を持ったマイクロコンピュータを
提供することにある。
【０００５】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、単一半導体基板上に演算機能の実現と動作の
制御を行う中央処理装置と、前記中央処理装置に結合さ
れデータのやりとりを行う双方向データ信号線と、前記
中央処理装置に結合されるアドレス信号線と、前記、双
方向データ信号線および前記、アドレス信号線に結合さ
れ、前記、中央処理装置の動作を決定するプログラム命
令をプログラム命令記憶手段から読みだす手段と、前
記、双方向データ信号線および前記、アドレス信号線に
結合され、演算処理のデータを読み出しおよび書き込み
が可能な記憶手段から成るマイクロコンピュータにおい
て、前記、アドレス信号線、前記、双方向データ信号線
および前記、プログラム命令を介することなく、前記、
マイクロコンピュータの外部端子の制御にて、他の半導
体装置より直接、前記、マイクロコンピュータ内部デー
タの読み出しおよび書き込みが可能な制御独立の記憶手
段および回路を付加したことを特徴とする。
ュータは、単一半導体基板上に演算機能の実現と動作の
制御を行う中央処理装置と、前記中央処理装置に結合さ
れデータのやりとりを行う双方向データ信号線と、前記
中央処理装置に結合されるアドレス信号線と、前記、双
方向データ信号線および前記、アドレス信号線に結合さ
れ、前記、中央処理装置の動作を決定するプログラム命
令をプログラム命令記憶手段から読みだす手段と、前
記、双方向データ信号線および前記、アドレス信号線に
結合され、演算処理のデータを読み出しおよび書き込み
が可能な記憶手段から成るマイクロコンピュータにおい
て、前記、アドレス信号線、前記、双方向データ信号線
および前記、プログラム命令を介することなく、前記、
マイクロコンピュータの外部端子の制御にて、他の半導
体装置より直接、前記、マイクロコンピュータ内部デー
タの読み出しおよび書き込みが可能な制御独立の記憶手
段および回路を付加したことを特徴とする。
【０００６】また、前記、本発明におけるマイクロコン
ピュータの前記、制御独立の記憶手段および回路は、 ａ） 前記、回路のモード切り換えにより、前記、アド
レス信号線、前記、双方向データ信号線を介し、前記、
記憶手段上にも割り付けられ、前記、マイクロコンピュ
ータ内部からは、前記、記憶手段と同様に読み出しおよ
び書き込みも可能とすることを特徴とする。
ピュータの前記、制御独立の記憶手段および回路は、 ａ） 前記、回路のモード切り換えにより、前記、アド
レス信号線、前記、双方向データ信号線を介し、前記、
記憶手段上にも割り付けられ、前記、マイクロコンピュ
ータ内部からは、前記、記憶手段と同様に読み出しおよ
び書き込みも可能とすることを特徴とする。
【０００７】ｂ） 前記、制御独立の記憶手段は、１個
もしくは複数個で構成することを特徴とする。
もしくは複数個で構成することを特徴とする。
【０００８】ｃ） 前記、制御独立の記憶手段に対する
読み出し、書き込みの為の、前記、外部端子から前記、
他の半導体装置との接続方法は、シリアル構造、パラレ
ル構造、もしくはバス構造が切り換えることも出来るこ
とを特徴とするマイクロコンピュータ。
読み出し、書き込みの為の、前記、外部端子から前記、
他の半導体装置との接続方法は、シリアル構造、パラレ
ル構造、もしくはバス構造が切り換えることも出来るこ
とを特徴とするマイクロコンピュータ。
【０００９】ｄ） 前記、制御独立の記憶手段の読み出
しおよび書き込み順序は前記、回路のモード切り換えに
より、前記、制御独立の記憶手段の最終位置へ到達した
場合、次は自動的に先頭位置へ移動する、リング格納方
式も可能とすることを特徴とする。
しおよび書き込み順序は前記、回路のモード切り換えに
より、前記、制御独立の記憶手段の最終位置へ到達した
場合、次は自動的に先頭位置へ移動する、リング格納方
式も可能とすることを特徴とする。
【００１０】ｅ） 前記、制御独立の記憶手段は、前
記、マイクロコンピュータ内部からは読み出し記憶手段
および書き込み記憶手段を独立に持てることも特徴とす
る。
記、マイクロコンピュータ内部からは読み出し記憶手段
および書き込み記憶手段を独立に持てることも特徴とす
る。
【００１１】
【作用】本発明は、前述の構成によれば、マイクロコン
ピュータと他の半導体装置との間で複数個のデータ転送
を行う時、プログラム命令による同期確認およびデータ
転送処理シーケンスが介在せず、自動的に高速データ転
送を実現さらに前記、動作指示情報入力および前記、動
作状態出力の先付け記憶手段を持つことが可能となる。
ピュータと他の半導体装置との間で複数個のデータ転送
を行う時、プログラム命令による同期確認およびデータ
転送処理シーケンスが介在せず、自動的に高速データ転
送を実現さらに前記、動作指示情報入力および前記、動
作状態出力の先付け記憶手段を持つことが可能となる。
【００１２】
【実施例】以下、本発明について実施例に基づいて詳細
に説明する。
に説明する。
【００１３】図１は本発明の一実施例のマイクロコンピ
ュータの基本構成を示したブロック図である。
ュータの基本構成を示したブロック図である。
【００１４】中央処理装置１００はアドレス信号線１０
２および双方向データ信号線１０３を経由し、プログラ
ム命令記憶手段１１１に格納されるプログラム命令を読
み出しおよび演算処理のデータを、記憶手段１１０に対
し読み出し、書き込みを行うアドレス信号線１０２、前
記、双方向データ信号線１０３を持つ、これを第１のバ
ス信号線とする。
２および双方向データ信号線１０３を経由し、プログラ
ム命令記憶手段１１１に格納されるプログラム命令を読
み出しおよび演算処理のデータを、記憶手段１１０に対
し読み出し、書き込みを行うアドレス信号線１０２、前
記、双方向データ信号線１０３を持つ、これを第１のバ
ス信号線とする。
【００１５】本発明は、この前記、第１のバス信号線と
は別系統の、制御独立の記憶手段１０９に接続される第
２、第３のバス信号線を持つ構造を持つ。
は別系統の、制御独立の記憶手段１０９に接続される第
２、第３のバス信号線を持つ構造を持つ。
【００１６】具体的には、内部バス調停器１０６からの
内部バス制御回路アドレス信号線１０７と内部バス制御
回路双方向データ信号線１０８から構成されるもの、こ
れを第２のバス信号線とする。
内部バス制御回路アドレス信号線１０７と内部バス制御
回路双方向データ信号線１０８から構成されるもの、こ
れを第２のバス信号線とする。
【００１７】前記、内部バス調停器１０６は前記、第１
のバス信号線と接続され、前記、第１バス信号線との読
み出し、書き込みデータを前記、制御独立の記憶手段１
０９に対し、読み出し、書き込みの許可、不許可をコン
トロールレジスタ１０４およびバス監視回路１１９から
の内部バス制御信号線１０５により判断し前記、第２の
バス信号線の開放、未開放を決定しデータの転送を行
う。
のバス信号線と接続され、前記、第１バス信号線との読
み出し、書き込みデータを前記、制御独立の記憶手段１
０９に対し、読み出し、書き込みの許可、不許可をコン
トロールレジスタ１０４およびバス監視回路１１９から
の内部バス制御信号線１０５により判断し前記、第２の
バス信号線の開放、未開放を決定しデータの転送を行
う。
【００１８】なお、前記、第２のバス信号線が開放され
た場合、第１のバス信号線と直結され、中央処理装置１
００からは、前記、第一のバス信号線を用いた、通常の
記憶手段と同様な方法でデータ転送が可能となる。
た場合、第１のバス信号線と直結され、中央処理装置１
００からは、前記、第一のバス信号線を用いた、通常の
記憶手段と同様な方法でデータ転送が可能となる。
【００１９】外部接続制御回路１１５からの外部接続制
御回路アドレス信号線１１２と外部接続制御回路双方向
データ信号線１１３から構成されるもの、これを第３の
バス信号線とする。
御回路アドレス信号線１１２と外部接続制御回路双方向
データ信号線１１３から構成されるもの、これを第３の
バス信号線とする。
【００２０】前記、外部接続制御回路１１５は、外部接
続される信号線（シリアル接続信号線１１６とパラレル
接続信号線１１７と外部バス接続信号線１１８）から、
前記外部接続制御回路１１５でこの内、１種類選択さ
れ、その前記、外部接続信号からの読み出し、書き込み
データを前記、制御独立の記憶手段１０９に対し、読み
出し、書き込みの許可、不許可をコントロールレジスタ
１０４およびバス監視回路１１９からの外部接続制御信
号線１１４により判断し、前記、第３のバス信号線の開
放、未開放を決定しデータの転送を行う。
続される信号線（シリアル接続信号線１１６とパラレル
接続信号線１１７と外部バス接続信号線１１８）から、
前記外部接続制御回路１１５でこの内、１種類選択さ
れ、その前記、外部接続信号からの読み出し、書き込み
データを前記、制御独立の記憶手段１０９に対し、読み
出し、書き込みの許可、不許可をコントロールレジスタ
１０４およびバス監視回路１１９からの外部接続制御信
号線１１４により判断し、前記、第３のバス信号線の開
放、未開放を決定しデータの転送を行う。
【００２１】この時、前記、外部接続される信号線（シ
リアル接続信号線１１６、パラレル接続信号線１１７、
外部バス接続信号線１１８）の同期信号によるハンドシ
ェイク確認および転送プロトコル制御は、前記、外部接
続制御回路１１５内にて１文字単位の自動転送に行う。
リアル接続信号線１１６、パラレル接続信号線１１７、
外部バス接続信号線１１８）の同期信号によるハンドシ
ェイク確認および転送プロトコル制御は、前記、外部接
続制御回路１１５内にて１文字単位の自動転送に行う。
【００２２】なお、前記、第２、第３のバス信号線の開
放、未開放は、前記、バス監視回路１１９により、一方
が開放されている場合、もう一方は未開開放となり、制
御独立の記憶手段１０９上での複数バス信号線衝突をさ
ける。
放、未開放は、前記、バス監視回路１１９により、一方
が開放されている場合、もう一方は未開開放となり、制
御独立の記憶手段１０９上での複数バス信号線衝突をさ
ける。
【００２３】次に、前記、制御独立の記憶手段１０９を
先付け記憶手段として複数個のデータ転送を行う例を以
下に述べる。
先付け記憶手段として複数個のデータ転送を行う例を以
下に述べる。
【００２４】図２は外部接続制御回路のブロック図であ
る。
る。
【００２５】２００は外部接続バス調停器であり外部接
続される信号線（シリアル接続信号線１１６、パラレル
接続信号線１１７、外部バス接続信号線１１８）と１文
字単位のデータ転送を行うための同期信号によるハンド
シェイク確認および転送プロトコル制御を行う回路（シ
リアル接続回路２０２、パラレル接続回路２０３、外部
バス接続回路２０４）との、読み出し、書き込みデータ
を前記、制御独立の記憶手段１０９に対し読みだし、書
き込みの許可、不許可をコントロールレジスタ１０４お
よびバス監視回路１１９からの外部バス制御信号線１０
６により判断し前記、第３のバス信号線の開放、未開放
を決定しデータの転送を行う。
続される信号線（シリアル接続信号線１１６、パラレル
接続信号線１１７、外部バス接続信号線１１８）と１文
字単位のデータ転送を行うための同期信号によるハンド
シェイク確認および転送プロトコル制御を行う回路（シ
リアル接続回路２０２、パラレル接続回路２０３、外部
バス接続回路２０４）との、読み出し、書き込みデータ
を前記、制御独立の記憶手段１０９に対し読みだし、書
き込みの許可、不許可をコントロールレジスタ１０４お
よびバス監視回路１１９からの外部バス制御信号線１０
６により判断し前記、第３のバス信号線の開放、未開放
を決定しデータの転送を行う。
【００２６】２０１はアドレス発生器でありコントロー
ルレジスタ１０４およびバス監視回路１１９からの外部
接続制御信号線１１４より前記、制御独立の記憶手段１
０９のデータのアドレスを発生する。
ルレジスタ１０４およびバス監視回路１１９からの外部
接続制御信号線１１４より前記、制御独立の記憶手段１
０９のデータのアドレスを発生する。
【００２７】図３は本発明の動作制御確認を行うコント
ロールレジスタのブロック図である。
ロールレジスタのブロック図である。
【００２８】３０１はモードレジスタであり、前記、制
御独立の記憶手段１０９の使用方法を設定する。
御独立の記憶手段１０９の使用方法を設定する。
【００２９】モードレジスタ３０１の設定内容とは、動
作モード（読みだし、書き込み）、外部接続選択（シリ
アル接続、パラレル接続、外部バス接続）、バッファモ
ード（通常バッファー、リングバッフアー）および割り
込み信号の発生有無がある。
作モード（読みだし、書き込み）、外部接続選択（シリ
アル接続、パラレル接続、外部バス接続）、バッファモ
ード（通常バッファー、リングバッフアー）および割り
込み信号の発生有無がある。
【００３０】３０２はステータスレジスタであり、前
記、第２、第３のバス信号線の使用状態をモニターと前
記、制御独立の記憶手段の最終アドレス以降アクセスを
検出するバッファフルと書き込みアドレスポインタ３０
３と読み出しアドレスポインタ３０４の衝突を検出す
る。
記、第２、第３のバス信号線の使用状態をモニターと前
記、制御独立の記憶手段の最終アドレス以降アクセスを
検出するバッファフルと書き込みアドレスポインタ３０
３と読み出しアドレスポインタ３０４の衝突を検出す
る。
【００３１】３０３は書き込みアドレスポインタであ
り、制御独立の記憶手段１０９に対し、前記、第２、第
３のバス信号線を経由して、次に書き込みを行うデータ
のアドレス一を記憶し、書き込み後は自動的に次の転送
アドレスへ移動する。
り、制御独立の記憶手段１０９に対し、前記、第２、第
３のバス信号線を経由して、次に書き込みを行うデータ
のアドレス一を記憶し、書き込み後は自動的に次の転送
アドレスへ移動する。
【００３２】この時、バッファモードが通常バッファモ
ードの場合、前記、制御独立の記憶手段１０９の最終ア
ドレス以降に書き込みを行おうとした時、バッファフル
が立ち、割り込み信号１０１を中央処理装置１００に発
生させる。
ードの場合、前記、制御独立の記憶手段１０９の最終ア
ドレス以降に書き込みを行おうとした時、バッファフル
が立ち、割り込み信号１０１を中央処理装置１００に発
生させる。
【００３３】また、外部接続される信号線（シリアル接
続信号線１１６、パラレル接続信号線１１７、外部バス
接続信号線１１８）において１文字単位のデータ転送を
行うための同期信号によるハンドシェイク確認および転
送プロトコル制御を行う回路（シリアル接続回路２０
２、パラレル接続回路２０３、外部バス接続回路２０
４）より書き込み要求があった場合にも、制御独立の記
憶手段１０９に対し、最終アドレス以降に書き込みを行
おうとした時、前記と同様、バッファフルとなり、割り
込み信号１０１を中央処理装置１００に発生するととも
に、ハンドシェイク信号を自動的にビジー状態に操作し
し前記、外部接続されている他の半導体装置を待ち状態
にする。
続信号線１１６、パラレル接続信号線１１７、外部バス
接続信号線１１８）において１文字単位のデータ転送を
行うための同期信号によるハンドシェイク確認および転
送プロトコル制御を行う回路（シリアル接続回路２０
２、パラレル接続回路２０３、外部バス接続回路２０
４）より書き込み要求があった場合にも、制御独立の記
憶手段１０９に対し、最終アドレス以降に書き込みを行
おうとした時、前記と同様、バッファフルとなり、割り
込み信号１０１を中央処理装置１００に発生するととも
に、ハンドシェイク信号を自動的にビジー状態に操作し
し前記、外部接続されている他の半導体装置を待ち状態
にする。
【００３４】また、もし前記バッファモードがリングバ
ッファに設定されている場合、このような前記、バッフ
ァフルの動作は行わず、前記、制御独立の記憶手段１０
９の最終アドレス以降にアクセス書き込もうとした場
合、自動的に先頭アドレスが設定される。
ッファに設定されている場合、このような前記、バッフ
ァフルの動作は行わず、前記、制御独立の記憶手段１０
９の最終アドレス以降にアクセス書き込もうとした場
合、自動的に先頭アドレスが設定される。
【００３５】３０４は読み出しアドレスポインタであ
り、制御独立の記憶手段１０９に対し、前記、第２、第
３のバス信号線を経由して、次に読み込みを行うデータ
のアドレスポインタ３０４が書き込みアドレスポインタ
３０３を越えて読み出そうとしたとき割り込み信号１０
１を中央処理装置１００に発生するまた、外部接続され
る信号線（シリアル接続信号線１１６、パラレル接続信
号線１１７、外部バス接続信号線１１８）においてデー
タ転送を行うための同期信号によるハンドシェイク確認
および転送プロトコル制御を行う回路（シリアル接続回
路２０２、パラレル接続回路２０３、外部バス接続回路
２０４）より書き込み要求があった場合、前記と同様
に、アドレスポインタ衝突となり、割り込み信号１０１
を中央処理装置１００に発生するとともに、ハンドシェ
イク信号を自動的にビジー状態に操作し前記、外部接続
されている他の半導体装置を待ち状態にする。
り、制御独立の記憶手段１０９に対し、前記、第２、第
３のバス信号線を経由して、次に読み込みを行うデータ
のアドレスポインタ３０４が書き込みアドレスポインタ
３０３を越えて読み出そうとしたとき割り込み信号１０
１を中央処理装置１００に発生するまた、外部接続され
る信号線（シリアル接続信号線１１６、パラレル接続信
号線１１７、外部バス接続信号線１１８）においてデー
タ転送を行うための同期信号によるハンドシェイク確認
および転送プロトコル制御を行う回路（シリアル接続回
路２０２、パラレル接続回路２０３、外部バス接続回路
２０４）より書き込み要求があった場合、前記と同様
に、アドレスポインタ衝突となり、割り込み信号１０１
を中央処理装置１００に発生するとともに、ハンドシェ
イク信号を自動的にビジー状態に操作し前記、外部接続
されている他の半導体装置を待ち状態にする。
【００３６】なお、読みだしポインタについての、制御
独立の記憶手段１０９の最終アドレス以降のアクセスに
つては、前記、書き込みアドレスポインタのバッファモ
ードに合わせられ、通常バッファモードに設定されてい
れば前記、バッファフルと同様の動作を行い、リングバ
ッファモードの設定ならば、自動的に先頭アドレスが前
記と同様に設定される。
独立の記憶手段１０９の最終アドレス以降のアクセスに
つては、前記、書き込みアドレスポインタのバッファモ
ードに合わせられ、通常バッファモードに設定されてい
れば前記、バッファフルと同様の動作を行い、リングバ
ッファモードの設定ならば、自動的に先頭アドレスが前
記と同様に設定される。
【００３７】以上のような構成によれば、マイクロコン
ピュータと他の半導体装置との間で複数個のデータ転送
を行う時、プログラム命令による同期確認およびデータ
転送処理シーケンスが介在せず、自動的に高速データ転
送を実現、さらに前記、動作指示情報入力および前記、
動作状態出力の先付け記憶手段を持ったマイクロコンピ
ュータが実現出来る。
ピュータと他の半導体装置との間で複数個のデータ転送
を行う時、プログラム命令による同期確認およびデータ
転送処理シーケンスが介在せず、自動的に高速データ転
送を実現、さらに前記、動作指示情報入力および前記、
動作状態出力の先付け記憶手段を持ったマイクロコンピ
ュータが実現出来る。
【００３８】
【発明の効果】以上、本発明のマイクロコンピュータ
は、他の半導体装置との間で複数個のデータ転送を行う
時、プログラム命令による同期確認およびデータ転送処
理シーケンスが介在せず、自動的に高速データ転送を実
現したので、データ転送プログラム命令実行の為にマイ
クロコンピュータ処理能力を低下させない効果を持つ。
は、他の半導体装置との間で複数個のデータ転送を行う
時、プログラム命令による同期確認およびデータ転送処
理シーケンスが介在せず、自動的に高速データ転送を実
現したので、データ転送プログラム命令実行の為にマイ
クロコンピュータ処理能力を低下させない効果を持つ。
【００３９】さらに前記、動作指示情報入力および前
記、動作状態出力の先付け記憶手段を持つ為、動作情報
の命令キャシュ機能としても効果を持つ。
記、動作状態出力の先付け記憶手段を持つ為、動作情報
の命令キャシュ機能としても効果を持つ。
【図１】本発明の一実施例を示すマイクロコンピュータ
のブロック図。
のブロック図。
【図２】本発明のマイクロコンピュータ外部接続制御回
路のブロック図。
路のブロック図。
【図３】本発明のマイクロコンピュータの動作制御を行
うコントロールレジスタのブロック図。
うコントロールレジスタのブロック図。
【符号の説明】 １００ 中央処理装置 １０１ 割り込み信号 １０２ アドレス信号線 １０３ 双方向データ信号線 １０４ コントロールレジスタ １０５ 内部バス制御信号線 １０６ 内部バス調停器 １０７ 内部バス制御回路アドレス信号線 １０８ 内部バス制御回路双方向データ信号線 １０９ 制御独立の記憶手段 １１０ 記憶手段 １１１ プログラム命令記憶手段 １１２ 外部接続制御回路アドレス信号線 １１３ 外部接続制御回路双方向データ信号線 １１４ 外部接続制御信号線 １１５ 外部接続制御回路 １１６ シリアル接続信号線 １１７ パラレル接続信号線 １１８ 外部バス接続信号線 １１９ バス監視回路 ２００ 外部接続バス調停器 ２０１ 外部接続アドレス発生器 ２０２ シリアル接続回路 ２０３ パラレル接続回路 ２０４ 外部バス接続回路 ３００ 独立バス監視回路 ３０１ モードレジスタ ３０２ ステータスレジスタ ３０３ 書き込みアドレスポインタ ３０４ 読み出しアドレスポインタ
Claims (6)
- 【請求項１】 単一半導体基板上に演算機能の実現と動
作の制御を行う中央処理装置と、前記中央処理装置に結
合されデータのやりとりを行う双方向データ信号線と、
前記中央処理装置に結合されるアドレス信号線と、前
記、双方向データ信号線および前記、アドレス信号線に
結合され、前記、中央処理装置の動作を決定するプログ
ラム命令をプログラム命令記憶手段から読みだす手段
と、前記、双方向データ信号線および前記、アドレス信
号線に結合され、演算処理のデータを読み出しおよび書
き込みが可能な記憶手段から成るマイクロコンピュータ
において、前記、アドレス信号線、前記、双方向データ
信号線および前記、プログラム命令を介することなく、
前記、マイクロコンピュータの外部端子の制御にて、他
の半導体装置より直接、前記、マイクロコンピュータ内
部データの読み出しおよび書き込みが可能な制御独立の
記憶手段および回路を付加したことを特徴とするマイク
ロコンピュータ。 - 【請求項２】 前記、制御独立の記憶手段および回路
は、前記、回路のモード切り換えにより、前記、アドレ
ス信号線、前記、双方向データ信号線を介し、前記、記
憶手段上にも割り付けられ、前記、マイクロコンピュー
タ内部からは、前記、記憶手段と同様に読み出しおよび
書き込みも可能とすることを特徴とするマイクロコンピ
ュータ。 - 【請求項３】 前記、制御独立の記憶手段は、１個もし
くは複数個で構成することを特徴とするマイクロコンピ
ュータ。 - 【請求項４】 前記、制御独立の記憶手段に対する読み
出し、書き込みの為の、前記、外部端子から前記、他の
半導体装置との接続方法は、シリアル構造、パラレル構
造もしくはバス構造が切り換えることも出来ることを特
徴とするマイクロコンピュータ。 - 【請求項５】 前記、制御独立の記憶手段の読み出しお
よび書き込み順序は前記、回路のモード切り換えによ
り、前記、制御独立の記憶手段の最終位置へ到達した場
合、次は自動的に先頭位置へ移動する、リング格納方式
も可能とすることを特徴とするマイクロコンピュータ。 - 【請求項６】 前記、制御独立の記憶手段は、前記、マ
イクロコンピュータ内部からは読み出し記憶手段および
書き込み記憶手段を独立に持てることも特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171812A JPH0728773A (ja) | 1993-07-12 | 1993-07-12 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171812A JPH0728773A (ja) | 1993-07-12 | 1993-07-12 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728773A true JPH0728773A (ja) | 1995-01-31 |
Family
ID=15930191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171812A Pending JPH0728773A (ja) | 1993-07-12 | 1993-07-12 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728773A (ja) |
-
1993
- 1993-07-12 JP JP5171812A patent/JPH0728773A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4642531B2 (ja) | データ要求のアービトレーション | |
| US7096307B2 (en) | Shared write buffer in a peripheral interface and method of operating | |
| JPH0728773A (ja) | マイクロコンピュータ | |
| JPH0574106B2 (ja) | ||
| JP2671743B2 (ja) | マイクロコンピュータ | |
| JPS63292356A (ja) | Ｄｍａ制御装置 | |
| JPS6055459A (ja) | プロツクデ−タ転送記憶制御方法 | |
| JPS6269348A (ja) | デ−タ転送装置 | |
| JPS6140658A (ja) | デ−タ処理装置 | |
| JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
| JPH03226850A (ja) | 外部補助記憶制御装置 | |
| JP2980163B2 (ja) | データ転送方式 | |
| JP2966038B2 (ja) | ディジタルデータ処理ユニット調停装置及び方法 | |
| JPS6042976B2 (ja) | デ−タ処理装置 | |
| JPS6389951A (ja) | キヤツシユメモリ装置 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH06314251A (ja) | Ｓｃｓｉデータ転送装置 | |
| JPH03185547A (ja) | メモリ制御装置 | |
| JPH0642227B2 (ja) | デ−タ転送装置 | |
| JPH05210616A (ja) | コンピュータ装置 | |
| JPH03189755A (ja) | メモリ間転送装置 | |
| JPH02301851A (ja) | システムバスアクセス方式 | |
| JPS63217444A (ja) | 多重ポ−トメモリ | |
| JP2000040071A (ja) | 多重化バスの順序保証システム | |
| JPH07295946A (ja) | 情報処理装置及びそのデータ転送方法 |