JPH07254695A - 半導体装置 - Google Patents

半導体装置

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JPH07254695A
JPH07254695A JP4445394A JP4445394A JPH07254695A JP H07254695 A JPH07254695 A JP H07254695A JP 4445394 A JP4445394 A JP 4445394A JP 4445394 A JP4445394 A JP 4445394A JP H07254695 A JPH07254695 A JP H07254695A
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正明 小野村
Shinji Saito
真司 斎藤
Piitaa Paaburutsuku
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Abstract

(57)【要約】 【目的】素子温度の上昇による結晶欠陥を防止できる素
子構造を提供すること。 【構成】ｐ型ＺｎＳｅ層１０１と、このｐ型ＺｎＳｅ層
１０１の表面の一部を覆うｎ型ＺｎＳｅ層１０２と、こ
のｎ型ＺｎＳｅ層１０２により覆われていない部分のｐ
型ＺｎＳｅ層１０１の表面にコンタクトする金属電極１
０３とを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ワイドバンドギャップ
の半導体材料を用いた半導体装置に関する。
【０００２】
【従来の技術】従来より種々の化合物半導体が半導体レ
ーザや発光ダイオード（ＬＥＤ）に用いられている。近
年、ＣｄＺｎＭｇＳｅＳなどのいわゆるワイドギャップ
II-VI族化合物半導体を用いて、青や緑色などの短波長
の半導体発光素子を製造できるようになってきている。
これは II-VI族化合物半導体系における窒素をドーパン
トしたｐ型の電気伝導制御が可能になった結果、電流注
入による半導体レーザ、ＬＥＤの動作が可能になったか
らである。実用的な短波長の半導体発光素子が実現され
れば、光ディスクの高密度化や、屋外メッセージボード
のフルカラー化が可能となると期待されている。
【０００３】図１２は、ワイドギャップ II-VI族化合物
半導体（CdZnMgSeS)を用いた従来の電流注入型の青緑色
半導体レーザ装置の概略構成を示す断面図である。
【０００４】図中、１９２はｎ型ＧａＡｓ基板を示して
おり、このｎ型ＧａＡｓ基板１９２上には、ｎ型ＺｎＭ
ｇＳｅＳクラッド層１９３、ｎ型ＺｎＳｅ光ガイド層１
９４、ＣｄＺｎＳｅ量子井戸層１９５、ｐ型ＺｎＳｅ光
ガイド層１９６、ｐ型ＺｎＭｇＳｅクラッド層１９７、
ｐ型ＺｎＳｅＳ層１９８、ｐ型ＺｎＳｅコンタクト層１
９９が順次積層されている。
【０００５】ｐ型ＺｎＳｅコンタクト層１９９は化学エ
ッチングにより幅５μｍのメサストライプ状に加工さ
れ、絶縁物層１９Ｘがメサストライプ外部のｐ型ＺｎＳ
ｅＳ層１９８上に形成されている。
【０００６】この絶縁物層１９Ｘおよびｐ型ＺｎＳｅコ
ンタクト層１９９にはＰｄ／Ｐｔ／Ａｕからなるｐ側電
極１９Ｙが設けられ、一方、ｎ型ＧａＡｓ基板１９２に
はＩｎからなるｎ側電極１９１が設けられている。
【０００７】このように構成された青緑色半導体レーザ
装置によれば、室温での連続発振が行なえると報告され
ている（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ，Ｖ
ｏｌ．２９，Ｎｏ．１６，ｐｐ．１４８８−１４８９
（１９９３））。
【０００８】しかしながら、実用的な半導体レーザに必
要とされる、室温より十分に高い温度での連続動作や、
信頼性は得られていない。これは、動作電圧として通常
期待される、発光波長に相当する電圧（約２．５Ｖ）に
比べ、はるかに大きな電圧（１０Ｖ以上）を印加する必
要があり、無効な熱の発生により素子温度が雰囲気温度
に比べ大きく上昇することによる。すなわち、素子温度
の上昇によって、 II-VI族化合物半導体層での結晶欠陥
が増加し、素子の信頼性が損なわれるようになる。
【０００９】素子温度の上昇の要因は、ｐ型ＺｎＳｅな
どのｐ型ワイドギャップ II-VI族化合物半導体とオーミ
ックコンタクトが取れる電極の形成が困難であること
や、電極との界面で過剰な電圧降下が発生するためだと
考えられている。
【００１０】また、 II-VI族化合物半導体を用い場合、
他の化合物半導体に比べて、加工が困難であるため、熱
を逃がし易い構造を作成できなかったことや、低い動作
電流での高効率発光が困難なことも、素子温度の上昇の
原因となっていた。
【００１１】
【発明が解決しようとする課題】上述の如く、ＺｎＳｅ
などのワイドバンドキャップの II-VI族化合物半導体を
用いた従来の半導体発光装置は、素子温度の上昇による
結晶欠陥の増加などの原因により、実用的なレベルに達
していないという問題があった。
【００１２】本発明は、上記発明を考慮してなされたの
で、その目的とするところは、ワイドバンドキャップの
半導体を用いた実用的な半導体装置を提供することにあ
る。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置（請求項１）は、第１導電型
の半導体層と、この第１導電型の半導体層の表面の一部
を覆う第２導電型の半導体層と、この第２導電型の半導
体層により覆われていない部分の前記第１導電型の半導
体層の表面および前記第２導電型の半導体層の表面にコ
ンタクトする電極とを備え、前記半導体層が II-VI族化
合物半導体または窒素を含む III-V族化合物半導体から
なることを特徴としている。
【００１４】また、本発明の他の半導体装置（請求項
２）は、第１導電型の半導体層と、この第１導電型の半
導体層の表面の一部を覆う第２導電型の半導体層と、こ
の第２導電型の半導体層により覆われていない部分の前
記第１導電型の半導体層の表面および前記第２導電型の
半導体層の表面にコンタクトする電極とを備え、前記半
導体層が II-VI族化合物半導体または窒素を含む III-V
族化合物半導体からなり、前記電極とコンタクトする部
分の前記第１導電型の半導体層が、第１導電型の半導体
層を形成した後、前記電極とコンタクトする表面部分を
除去して形成された凹部であることを特徴としている。
【００１５】また、本発明の他の半導体装置（請求項
３）は、発光層上に形成された第１導電型の半導体コン
タクト層と、この半導体コンタクト層上に形成され、開
口部を有する第２導電型の半導体電流阻止層と、この半
導体電流阻止層および前記半導体コンタクト層上に形成
され、且つ前記開口部を介して半導体コンタクト層にコ
ンタクトする第１導電型の半導体埋め込み層と、この半
導体埋め込み層に設けられた電極とを備え、前記半導体
コンタクト層、前記半導体電流阻止層および半導体埋め
込み層が II-VI族化合物半導体または窒素を含む III-V
族化合物半導体からなることを特徴としている。
【００１６】前記 II-VI族化合物半導体としては、例え
ば、ＺｎＳｅを用いることが好ましい（請求項４）。
【００１７】
【作用】本発明者等の研究によれば、 II-VI族化合物半
導体層または窒素を含む III-V族化合物半導体にオーミ
ックコンタクトする電極を形成する場合に問題となる I
I-VI族化合物半導体層などと電極との界面での過剰な電
圧降下による素子温度の上昇は、相異なる導電型を有す
る少なくとも２つ以上の II-VI族化合物半導体層などが
露出した表面に、上記電極がコンタクトするようにすれ
ば、防止できるこがわかった。
【００１８】したがって、本発明の半導体装置（請求項
１）によれば、従来問題となっていた II-VI族化合物半
導体層などを用いた際の素子温度の上昇に起因する素子
特性の劣化や信頼性の低下を防止できるようになる。
【００１９】また、本発明の半導体装置（請求項２）に
よれば、電極とコンタクトする部分の第１導電型の半導
体層が、電極とコンタクトする表面部分を除去して形成
された凹部となっている。この際、表面部分に存在して
いる可能性がある結晶欠陥や低濃度不純物の部分が一緒
に除去される。更に、コンタクト部が凹部になることに
より、コンタクト面積が広くなり、コンタクト抵抗の低
抵抗化が図れるようになる。したがって、上記作用効果
が更に顕著になる。
【００２０】また、本発明の半導体装置（請求項３）に
よれば、第２導電型の半導体電流阻止層（請求項１，２
の第２導電型の半導体層に相当）の開口部を介して、半
導体コンタクト層（請求項１，２の第１導電型の半導体
層に相当）にコンタクトする第１導電型の半導体埋め込
み層が形成され、この半導体埋め込み層に電極が設けら
れているため、直接電極を半導体コンタクト層を形成す
る場合に比べて、電極と半導体コンタクト層との実効的
なコンタクト面積が広くなり、電流注入効率等の素子特
性の改善が図れるようになる。
【００２１】図１は、本発明の第１の実施例に係る半導
体装置の基本構成を示す概念図である。
【００２２】図中、１０１はアクセプタ濃度１×１０18
ｃｍ-3のｐ型ＺｎＳｅ層、１０２は厚さ３００ｎｍ、ド
ナー濃度２×１０18ｃｍ-3のｎ型ＺｎＳｅ層、１０３は
厚さ５ｎｍのＰｔ膜、厚さ２０ｎｍのＴｉ膜、厚さ２０
ｎｍのＰｔ膜、厚さ３００ｎｍのＡｕ膜が順次積層され
てなる金属電極である。金属電極１０３はｐ型ＺｎＳｅ
層１０１およびｎ型ＺｎＳｅ層１０２の相異なる導電型
を有する材料表面に被着されてなるように形成されてい
る。
【００２３】このような構造は例えば以下のようにして
作成できる。
【００２４】まず、ＺｎおよびＳｅを原料とする分子線
エピタキシー法（ＭＢＥ）により、ＧａＡｓあるいはＧ
ａＡｓの上にＣｄＺｎＭｇＳｅＳなどからなるII−VI族
化合物半導体層を形成した半導体基板上に、プラズマ中
で励起した窒素をドーパントとしてｐ型ＺｎＳｅ層１０
１を成長し、引き続き、ＺｎＣｌ2 をドーピング原料と
するＣｌドープのｎ型ＺｎＳｅ層１０２を成長する。成
長中の基板温度は３００℃とする。成長後は基板温度を
すみやかに室温まで下げ、ＭＢＥ成長炉から取り出す。
【００２５】本実施例では、ｐ型ＺｎＳｅ層１０１を成
長最終表面とせずに、ｐ型ＺｎＳｅ層１０１上にｎ型Ｚ
ｎＳｅ層１０２を形成している。このようなｐ型ＺｎＳ
ｅ層１０１を電圧−容量法（Ｃ−Ｖ）で測定したとこ
ろ、ｐ型ＺｎＳｅ層１０１の実効アクセプタ濃度は１×
１０18ｃｍ-3以上であることを確認した。
【００２６】高い実効アクセプタ濃度が容易に得られた
理由は以下のように考えられる。
【００２７】すなわち、成長後、基板温度が十分に低く
なるまでに成長表面に近い部分から蒸気圧の高いＳｅが
蒸発し、Ｓｅの空孔が形成される。このＳｅ空孔は電気
的にドナーとなり、ｐ型半導体層の場合はアクセプタを
補償し、実効アクセプタ濃度の低下が起きる。ＭＢＥ成
長の最終表面をｎ型ＺｎＳｅとしたことにより、Ｓｅの
蒸発によるＳｅ空孔形成は、ｎ型ＺｎＳｅ層に留まり、
ｐ型ＺｎＳｅ層でのアクセプタの補償は発生せず、高い
実効アクセプタ濃度が得られる。図２に示すように、３
００℃からの降温では５０ｎｍ程度以上のｎ型ＺｎＳｅ
層を形成することで、ｐ型ＺｎＳｅ層へのＳｅ空孔発生
を防ぐことができた。
【００２８】ｎ型ＺｎＳｅ層１０２上にフォトレジスト
などによるマスクを形成した後、Ｂｒ2 ：ＨＢｒ：Ｈ2
Ｏを用いた化学エッチングにより、ｐ型ＺｎＳｅ層１０
１に至る開口部を形成し、開口部のｐ型ＺｎＳｅ層１０
１およびｎ型ＺｎＳｅ層１０２上に電子ビーム蒸着法に
より、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ金属電極１０３を形成す
る。
【００２９】蒸着中の基板温度は１５０℃以下として、
Ｓｅの再蒸発を防いだ。金属電極形成後、４００℃、１
０秒程度のアニールを行なった。このような短時間のア
ニールにより、ＰｔがＺｎＳｅ層中に進入し、ｐ型Ｚｎ
Ｓｅ層１０２のアクセプタ濃度を低下させずに、接触面
積を増やす効果が得られた。
【００３０】ｐ型ＺｎＳｅ層１０２の濃度低下を防止す
るには、バリアメタルとなるＴｉとＺｎＳｅ層の間にあ
るＰｔの量を最適化する必要があり、ｐ型ＺｎＳｅ層１
０２と接するＰｔ層の厚さを１０ｎｍ以下にすることが
重要であることが分かった。このようにして得られた半
導体装置のコンタクト抵抗は１×１０-4Ωｃｍ2 以下で
あり、良好なオーミックコンタクトが得られることが分
かった。また、電流を注入した場合、電流はｎ型ＺｎＳ
ｅ層１０２の開口部のみに狭窄され、その部分での注入
の均一性も良好であることがも分かった。
【００３１】本実施例の半導体装置が、従来と比べ良好
なオーミック特性を示した理由は、従来の場合、ＭＢＥ
法などでの成長最終層であるｐ型ＺｎＳｅ層に直接電極
を形成していることや、ｐ型ＺｎＳｅ層上に、昇温プロ
セスの必要な絶縁膜の形成を行なっていることなどによ
り、ｐ型ＺｎＳｅ層の表面での実効アクセプタ濃度の低
下により、コンタクト抵抗が高くなってしまったのに対
し、本実施例の場合、これらの問題を回避することが可
能になったからである。
【００３２】また、本実施例の場合、通常の絶縁物に比
べて熱伝導の良いｎ型ＺｎＳｅ１０２により電流狭窄を
行なっているので、素子から放熱を良くする効果も併せ
て得られた。
【００３３】また、金属電極１０３とコンタクトする部
分のｐ型ＺｎＳｅ層１０１が、電極とコンタクトする表
面部分を除去して形成された凹部となっているため、表
面部分に存在している可能性がある結晶欠陥や低濃度不
純物の部分が一緒に除去される。更に、コンタクト部が
凹部になることにより、コンタクト面積が広くなり、コ
ンタクト抵抗の低抵抗化が図れるようになる。これら
は、金属電極１０３がｐ型ＺｎＳｅ層１０１およびｎ型
ＺｎＳｅ層１０２の相異なる導電型を有する II-VI族半
導体層の表面に被着されることにより得られる効果を助
長する作用効果を生じさせる。
【００３４】本実施例では、 II-VI族化合物半導体層の
例として、ＺｎＳｅを用いた場合について説明したが、
同様の効果は、Ｃｄ、Ｚｎ、Ｍｇ、Ｔｅ、Ｓｅ、Ｓなど
からなる他のワイドギャップ II-VI族族化合物半導体に
よる、ｎ型半導体層、ｐ型層半導体層の組み合わせによ
っても得られる。ｎ型層、ｐ型層の材料、組成は必ずし
も同じである必要はない。また、導電型を逆とした構造
についても、良好な電流狭窄効果、放熱特性が得られ
る。
【００３５】図３は、本発明の第２の実施例に係る半導
体装置（半導体レーザ）の概略構成造を示す断面図であ
る。
【００３６】図中、１１１はｎ型ＧａＡｓ基板を示して
おり、このｎ型ＧａＡｓ基板１１１上には、厚さ１００
ｎｍ、ドナー濃度２×１０18ｃｍ-3のｎ型ＧａＡｓバッ
ファ層１１２、厚さ１００ｎｍ、ドナー濃度１×１０18
ｃｍ-3のｎ型ＩｎＧａＡｌＰバッファ層１１３が順次形
成されている。
【００３７】ｎ型ＩｎＧａＡｌＰバッファ層１１３上に
は、厚さ１０ｎｍ、ドナー濃度１×１０18ｃｍ-3のｎ型
ＺｎＳｅバッファ層１１４を介して、厚さ２μｍ、ドナ
ー濃度１×１０18ｃｍ-3のｎ型ＺｎＭｇＳｅＳクラッド
層１１５、厚さ１００ｎｍのＺｎＭｇＳｅＳ光ガイド層
１１６、厚さ１０ｎｍのＣｄＺｎＳｅＳ単一量子井戸活
性層１１７、厚さ１００ｎｍのＺｎＭｇＳｅＳ光ガイド
層１１８、厚さ２μｍ、アクセプタ濃度４×17ｃｍ-3の
ｐ型ＺｎＭｇＳｅＳクラッド層１１９が順次形成されて
いる。
【００３８】ｐ型ＺｎＭｇＳｅＳクラッド層１１９上に
は、厚さ３００ｎｍ、アクセプタ濃度７×17ｃｍ-3のｐ
型ＺｎＳｅＳ層１２０、厚さ１００ｎｍ、アクセプタ濃
度１×１０18ｃｍ-3のｐ型ＺｎＳｅコンタクト層１２１
が形成されている。
【００３９】ｐ型コンタクト層１２１の上には、中央に
幅７μｍのストライプ状の開口部を有し、厚さ２００ｎ
ｍ、ドナー濃度２×１０18ｃｍ-3のｎ型ＺｎＭｇＳｅＳ
電流阻止層１２２が形成され、このｎ型ＺｎＭｇＳｅＳ
電流阻止層１２２および開口部のｐ型コンタクト層１２
１上には、厚さ５ｎｍのＰｔ膜、厚さ２０ｎｍのＴｉ
膜、厚さ２０ｎｍのＰｔ膜、厚さ３００ｎｍのＡｕ膜が
順次積層されてなるｐ側電極１２３が形成されている。
そして、ｎ型ＧａＡｓ基板１１１側にはＴｉ／Ａｕから
なるｎ側電極１２４が形成されている。
【００４０】上記構造において、ＣｄＺｎＳｅＳ単一量
子井戸活性層１１７およびｐ型ＺｎＳｅコンタクト層１
２１を除く各層は、ＧａＡｓ基板１１１に略格子整合す
るように形成され、格子不整合による欠陥の発生を抑制
している。また、格子不整合を有するこれらの層の厚さ
は、欠陥の発生しない範囲の臨界膜厚以下に設定してあ
る。また、上記構造はＭＢＥ法により作成され、ＧａＡ
ｓバッファ層１１２およびＩｎＧａＡｌＰバッファ層１
１３を真空搬送路でつながれた他のＭＢＥ成長炉で作成
したことを除き、その成長方法は図１に示した実施例の
方法と同等である。また、ｐ側電極の形成方法も同等で
ある。
【００４１】上記構造の半導体レーザを、共振器長５０
０μｍにへき開し、ｐ側電極側を融着面として銅製のヒ
ートシンクにＩｎ半田を用いてマウントし、その特性を
評価した。
【００４２】その結果は、発振波長が５２０ｎｍ、連続
動作で発振しきい電流が３５ｍＡという良好なものであ
った。また、このときの動作電圧は５Ｖであり、連続動
作の最高発振温度は７０℃であった。
【００４３】すなわち、本実施例によれば、従来困難で
あった室温より十分高い温度での連続発振が得られた。
実際、動作温度４０℃、動作光出力３ｍＷにおいて、１
０００時間以上の動作が確認された。
【００４４】このような良好な信頼性特性が得られた要
因は、従来構造のようにＭＢＥ法などでの成長最終層で
あるｐ型ＺｎＳｅ層への直接電極形成や、ｐ型ＺｎＳｅ
層上に、昇温プロセスの必要な絶縁膜形成を行なわず、
ｎ型層を成長最終表面とし、その一部を除去し、電極を
形成したことで、良好なオーミック接触が得られたこと
による。また、本実施例の構造では、通常の絶縁物に比
べ熱伝導のよいｎ型ＺｎＳｅにより電流狭窄を行なって
いるので、素子から放熱を良くする効果も併せて得られ
た。
【００４５】なお、本実施例の構造では、ｐ型ＺｎＳｅ
コンタクト層１２１の厚さを欠陥が発生する臨界膜厚以
下としたが、発光層であるＣｄＺｎＳｅＳ単一量子井戸
活性層１１７より上部に形成されているため、臨界膜厚
以上の厚さであっても、信頼性が大きく損なわれること
はなかった。
【００４６】また、ｐ型ＺｎＳｅコンタクト層１２１上
にｐ型ＣｄＺｎＳｅ等からなるエッチング停止層を形成
し、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏなどを用いた化学エ
ッチング法によるｎ型ＺｎＳｅなどとのエッチング速度
の違いから、電流阻止層を選択的に除去する方法を用い
ることも可能であった。
【００４７】本実施例の効果は、Ｃｄ、Ｚｎ、Ｍｇ、Ｔ
ｅ、Ｓｅ、Ｓなどからなる他のワイドギャップII−VI族
化合物半導体による、ｎ型半導体層、ｐ型半導体層の組
み合わせによっても得られた。ｎ型半導体層、ｐ型半導
体層の材料、組成は必ずしも同じである必要はない。ま
た、導電型を逆とした構造についても、良好な電流狭窄
効果、放熱特性が得られたのは言うまでもない。
【００４８】図４は、本発明の第３の実施例に係る半導
体装置（発光ダイオード）の概略構成を示す断面図であ
る。
【００４９】図中、１３１はｐ型ＧａＡｓ基板を示して
おり、このｐ型ＧａＡｓ基板１３１上には、厚さ１００
ｎｍ、アクセプタ濃度１×１０18ｃｍ-3のｐ型ＧａＡｓ
バッファ層１３２、厚さ１００ｎｍ、アクセプタ濃度１
×１０18ｃｍ-3のｐ型ＩｎＧａＡｌＰバッファ層１３３
が順次形成されている。
【００５０】ｐ型ＩｎＧａＡｌＰバッファ層１３３上に
は、厚さ１０ｎｍ、アクセプタ濃度１×１０18ｃｍ-3の
ｎ型ＺｎＳｅバッファ層１３４を介して、厚さ２μｍ、
アクセプタ濃度４×17ｃｍ-3のｐ型ＺｎＭｇＳｅＳクラ
ッド層１３５、ＣｄＺｎＳｅＳ／ＺｎＳｅＳからなる多
重量子井戸活性層１３６、厚さ２μｍ、ドナー濃度１×
１０18ｃｍ-3のｎ型ＺｎＭｇＳｅＳクラッド層１３７が
順次形成されている。ｎ型ＺｎＭｇＳｅＳクラッド層１
３７上には、直径１５０μｍの円柱形状を有し、厚さ２
００ｎｍ、アクセプタ濃度４×17ｃｍ-3のｐ型ＺｎＭｇ
ＳｅＳ電流阻止層１３８が形成され、このｐ型ＺｎＭｇ
ＳｅＳ電流阻止層１３８およびｎ型ＺｎＭｇＳｅＳクラ
ッド層１３７の一部の上には、ｐ型ＺｎＭｇＳｅＳ電流
阻止層１３８と同心円状に直径１８０μｍのｎ側電極１
３９が形成されている。ｎ側電極１３９は、厚さ２０ｎ
ｍのＴｉ膜、厚さ３００ｎｍのＡｕ膜が順次積層されて
なる。そして、ｐ型ＧａＡｓ基板１３１側にはＴｉ／Ａ
ｕからなるｐ側電極１４０が形成されている。
【００５１】上記構造において、多重量子井戸活性層１
３６は、厚さ４ｎｍのＺｎＳｅＳ障壁層に隔てられた、
総数４０、厚さ６ｎｍのＣｄＺｎＳｅＳ量子井戸層、な
らびにＺｎＭｇＳｅＳクラッド層１３４，１３５との間
に設けられる厚さ４ｎｍのＺｎＳｅＳ層からなる。活性
層を構成するＣｄＺｎＳｅＳ層のひずみ量はＧａＡｓに
対し＋１％、ＺｎＳｅＳ層のひずみ量はＧａＡｓに対し
−１．５％程度になるように設定することにより、活性
層全体としてのひずみ量は相殺し、各構成層の厚さが臨
界膜厚以下であることから、活性層における欠陥の発生
はなかった。多重量子井戸構造以外の各層の格子定数は
ＧａＡｓに略等しくなるように設定し、格子不整合によ
る欠陥の発生を防いでいる。
【００５２】上記構造はＭＢＥ法により作成され、その
成長方法は図３に示した実施例の方法と同等である。ま
た、ｎ側電極１３９の形成法は、まず、ｐ型ＺｎＭｇＳ
ｅＳ電流阻止層１３８上にフォトレジストなどによるマ
スクを形成し、Ｂｒ2 ：ＨＢｒ：Ｈ2 Ｏを用いた化学エ
ッチングによりｎ型ＺｎＭｇＳｅＳクラッド層１３７に
至るまでｐ型ＺｎＭｇＳｅＳ電流阻止層１３８を選択的
に除去し、円柱状のｐ型ＺｎＭｇＳｅＳ電流阻止層１３
８を形成する。次にｐ型ＺｎＭｇＳｅＳ電流阻止層１３
８の円柱上部表面、およびｎ型ＺｎＭｇＳｅＳクラッド
層１３７の一部の上に、電子ビーム蒸着法、およびフォ
トレジストを用いた電極の選択エッチングにより、ｐ型
ＺｎＭｇＳｅＳ電流阻止層１３８と同心円状にｎ側電極
１３９としてＴｉ／Ａｕ金属電極を形成する。
【００５３】上記構造の発光ダイオードを３００μｍ×
３００μｍのペレットに切り出し、その発光特性を評価
した。その結果は、発光波長が４９０ｎｍ、連続動作電
流２０ｍＡでの発光効率は１．５％という良好なもので
あった。また、このときの動作電圧は３Ｖであった。ま
た、動作電流２０ｍＡにおける１０００時間連続動作後
の発光効率の低下は、初期の５％と少なかった。
【００５４】すなわち、本実施例によれば、従来困難で
あった高効率の発光ダイオードが得られ、その信頼性も
十分実用に供するものであった。
【００５５】なお、本実施例では、ｎ型ＺｎＭｇＳｅＳ
クラッド層１３７に対し、直接ｎ側電極１３９を形成し
ている。これは、ｎ型ＺｎＳｅなどのコンタクト層を形
成し、これにｎ側電極を形成してもかまわない。この場
合、吸収の効果を避けるため、コンタクト層を薄膜化す
ることや、電極外部で除去することが効果的である。
【００５６】本実施例の効果はＣｄ、Ｚｎ、Ｍｇ、Ｔ
ｅ、Ｓｅ、Ｓなどからなる他のワイドギャップ II-VI族
化合物半導体による、ｎ型半導体、ｐ型半導体層の組み
合わせによっても得られる。ｎ型半導体層、ｐ型半導体
層の材料、組成は必ずしも同じである必要はない。ま
た、導電型を逆とした構造についても、良好な発光効
率、信頼性が得られる。
【００５７】図５は、本発明の第４の実施例に係る半導
体装置（半導体レーザ）の概略構造を示す断面図であ
る。
【００５８】図中、１５１はｎ型ＧａＡｓ基板を示して
おり、このｎ型ＧａＡｓ基板１５１上には、厚さ１００
ｎｍ、ドナー濃度２×１０18ｃｍ-3のｎ型ＧａＡｓバッ
ファ層１５２、厚さ１００ｎｍ、ドナー濃度１×１０18
ｃｍ-3のｎ型ＩｎＧａＡｌＰバッファ層１５３が順次形
成されている。
【００５９】ｎ型ＩｎＧａＡｌＰバッファ層１５３上に
は、厚さ１０ｎｍ、ドナー濃度１×１０18ｃｍ-3のｎ型
ＺｎＳｅバッファ層１５４を介して、厚さ２μｍ、ドナ
ー濃度１×１０18ｃｍ-3のｎ型ＺｎＭｇＳｅＳクラッド
層１５５、厚さ１００ｎｍのＺｎＭｇＳｅＳ光ガイド層
５６、厚さ１０ｎｍのＣｄＺｎＳｅＳ単一量子井戸活性
層１５７、厚さ１００ｎｍのＺｎＭｇＳｅＳ光ガイド層
１５８、厚さ２μｍ、アクセプタ濃度４×17ｃｍ-3のｐ
型ＺｎＭｇＳｅＳクラッド層１５９が順次形成されてい
る。このｐ型ＺｎＭｇＳｅＳクラッド層１５９上には、
厚さ１００ｎｍ、アクセプタ濃度１×１０18ｃｍ-3のｐ
型ＺｎＳｅＳ埋め込みコンタクト層１６０が形成されて
いる。
【００６０】ｐ型ＺｎＳｅＳ埋め込みコンタクト層１６
０の上には、中央に幅７μｍのストライプ状の開口部を
有し、厚さ２００ｎｍ、ドナー濃度２×１０18ｃｍ-3の
ｎ型ＺｎＭｇＳｅＳ電流阻止層１６１が形成され、この
ｎ型ＺｎＭｇＳｅＳ電流阻止層１６１および開口部のｐ
型埋め込みコンタクト層１６０上には、厚さ１００ｎ
ｍ、アクセプタ濃度１×１０18ｃｍ-3のｐ型ＺｎＳｅＳ
埋め込み層１６２が形成されている。
【００６１】ｐ型ＺｎＳｅＳ埋め込み層１６２の上に
は、いずれもｐ型のＺｎＳｅ／ＺｎＴｅＳｅ／ＺｎＴｅ
からなる超格子層１６３が形成されている。超格子層１
６３の上には、ｐ型ＺｎＴｅオーミックコンタクト層１
６４が形成されている。
【００６２】ｐ型ＺｎＴｅオーミックコンタクト層１６
４の上には、厚さ５ｎｍのＰｔ膜、厚さ２０ｎｍのＴｉ
膜、厚さ２０ｎｍのＰｔ膜、厚さ３００ｎｍのＡｕ膜が
順次積層されてなるｐ側電極１６５が形成されている。
そして、ｎ型ＧａＡｓ基板１５１側にはＴｉ／Ａｕから
なるｎ側電極１６６が形成されている。
【００６３】上記構造において、ＣｄＺｎＳｅＳ単一量
子井戸活性層１５７、超格子層１６３およびｐ型ＺｎＴ
ｅオーミックコンタクト層１６４を除く各層は、ＧａＡ
ｓ基板１５１に略格子整合するように形成され、格子不
整合による欠陥の活性を抑制している。また、格子不整
合を有するこれらの層の厚さは、欠陥の発生しない範囲
の臨界膜厚以下に設定してある。また、ｎ型ＧａＡｓバ
ッファ層１５２から、ｎ型ＺｎＭｇＳｅＳ電流阻止層１
６１に至る各層はＭＢＥ法により作成され、その成長法
は図１に示した実施例の方法と同等である。したがっ
て、同様の理由により、ｐ型ＺｎＳｅＳ埋め込みコンタ
クト層１６０では、高い実効アクセプタ濃度が得られ
た。
【００６４】上記構造において、ｐ型ＺｎＳｅＳ埋め込
み層１６２ないしｐ型ＺｎＴｅオーミックコンタクト層
の形成は以下のようにして行なった。
【００６５】すなわち、まず、ｎ型ＺｎＭｇＳｅＳ電流
阻止層１６１上に、ＳｉＮやＳｉＯ2 などの誘電体膜
や、フォトレジストなどによるマスクを形成し、Ｂ
ｒ2 ：ＨＢｒ：Ｈ2 Ｏを用いた化学エッチングにより、
ｎ型ＺｎＭｇＳｅＳ電流阻止層１６１に開口部を設け
た。
【００６６】次にマスクを除去し、弗酸による表面処理
を行なった後、五硫化二燐［Ｐ２Ｓ５］と硫化アンモニ
ウム［（ＮＨ4 ）２Ｓ］の混合溶液による表面硫化物処
理を行ない、水洗を行なった。
【００６７】次にスピナーによる乾燥を行なった後、直
ちに高真空のＭＢＥ反応炉に戻し、２５０℃程度の成長
温度への昇温の後、ＭＢＥ法によりｐ型ＺｎＳｅＳ埋め
込み層を成長した。
【００６８】次に弗酸による誘導体膜除去の直後に、表
面硫化物処理を行なうことで、高温での昇温処理などを
行なうことなく、良好な表面が得られた。これにより、
開口部にて露出したｐ型ＺｎＳｅＳ埋め込みコンタクト
層１６０の表面での、ＳｅやＳの蒸発、空孔の発生が抑
制でき、高いアクセプタ濃度を保つことができた。
【００６９】また、ＺｎＳｅ／ＺｎＴｅＳｅ／ＺｎＴｅ
超格子６２の詳細構造は図６のような構造とした。図６
はＺｎＳｅ／ＺｎＴｅＳｅ／ＺｎＴｅ超格子の価電子帯
端のラインアップを示す概念図である。
【００７０】すなわち、まず、ｐ型ＺｎＳｅＳ層上にｐ
型ＺｎＳｅ層を形成し、この後、ｐ型ＺｎＳｅおよびｐ
型ＺｎＴｅＳｅからなる超格子を形成する。各層の厚さ
は、ｐ型ＺｎＳｅ層の厚さが徐々に薄くなるとともに、
ｐ型ＺｎＴｅＳｅ層の厚さが徐々に厚くなるようにして
ある。また、これに引き続き、ｐ型ＺｎＴｅＳｅ層とｐ
型ＺｎＴｅ層とからなる超格子を形成する。各層の厚さ
は、ｐ型ＺｎＴｅＳｅ層の厚さが徐々に薄くなるととも
に、ｐ型ＺｎＴｅ層の厚さが徐々に厚くなるようにして
ある。
【００７１】このような層構造のＭＢＥ成長は、Ｔｅお
よびＳｅの蒸発源シャッターの開閉のみで容易に行なう
ことができる。すなわち、Ｚｎを絶えず基板に照射しつ
つ、ＴｅまたはＳｅビームのうち、Ｓｅのみ、Ｔｅの
み、両方同時の照射の方法を用いることで制御性よく成
長することができる。また、このような構造は従来のＺ
ｎＳｅとＺｎＴｅの組み合わせによる、コンタクト層形
成に比べて、ヘテロ障壁の高さが低く、オーミック電極
を容易に形成することができるという利点を有する。
【００７２】また、従来のＺｎＳｅなどの II-VI族化合
物半導体による半導体レーザでは、電極部分のみに対し
電流を流す構造であり、電極と半導体との間の電圧降下
が大きく、動作電圧の上昇、しいては、信頼性の高い動
作が得られないことの原因となっていた。
【００７３】一方、本実施例の半導体レーザでは、電流
狭窄幅（面積）よりも電極面積を大きくすることが可能
であり、電圧降下の原因を排除することができた。
【００７４】図７は、電流阻止層１６１の厚さと最高動
作温度との関係を示す図である。
【００７５】電流阻止層１６１の厚さが１００ｎｍ程度
以下の時には、電流狭窄の効果が必ずしも十分得られ
ず、動作電流が高く、発振に対し無効な発熱となるた
め、最高動作温度は低かった。
【００７６】電流阻止層１６１の厚さを１００ｎｍ程度
以上とすると、電流狭窄の効果が向上し、しきい電流が
低下し、最高動作温度は上昇した。しかし、さらに厚く
すると、最高動作温度は徐々に低下し、その低下は７０
０ｎｍ程度以上で大きくなった。これは、熱抵抗が増加
すること、ＭＢＥ再成長における開口部の段差が大きく
なり、開口部上の結晶に欠陥が発生し安くなり、アクセ
プタを補償し、高濃度ドーピングを阻害することによっ
ていた。
【００７７】図８は、ｐ側電極１６５の幅と最高動作温
度との関係を示す特性図である。ここで、ｐ側電極の幅
は、ｎ型電流阻止層の開口部の幅で規格化している。
【００７８】この図８から最高動作温度はｐ側電極の幅
が広くなると、徐々に向上する傾向が得られることが分
かる。
【００７９】これは、電流が電極全体に広がり、単位面
積当たりの電流、つまり、電流密度が低下するため、ｐ
側電極１６５とｐ型オーミックコンタクト層１６４、お
よび超格子層１６３での電圧降下が小さくなり、素子全
体としての動作電圧が低くなるからである。
【００８０】特に、電極幅が開口部の幅の３倍程度以上
になると、ｐ側電極側をヒートシンク側を融着すること
による熱抵抗低減効果が飛躍的に増大するため、最高動
作温度は急激に増加した。
【００８１】同様の傾向は、ストライプ幅が５〜１０μ
ｍ程度の、発振しきい電流の低くできる素子構造におい
て、共通にみられた。
【００８２】また、同様の効果は、素子の共振器長によ
らない。すなわち、図８の関係は、電極の面積比と最高
動作温度との関係と見ることもできる。
【００８３】上記構造の半導体レーザを、共振器長５０
０μｍにへき開し、ｐ側電極側を融着面として銅製のヒ
ートシンクにＩｎ半田を用いてマウントし、その特性を
評価した。
【００８４】その結果は、発振波長が５２０ｎｍ、連続
動作で発振しきい電流が２５ｍＡという良好なものであ
った。また、このときの動作電圧は２．６５Ｖであり、
連続動作の最高発振温度は１１０℃であった。
【００８５】すなわち、本実施例によれば、従来困難で
あった室温より十分高い温度での連続発振が得られた。
実際、動作温度７０℃、動作光出力３ｍＷにおいて、１
０００時間以上の動作が確認された。
【００８６】なお、本実施例の構造では、埋め込み層１
６２としてｐ型ＺｎＳｅＳを用いているが、ｐ型のＺｎ
Ｓｅなどを用いても特に大きな特性の低下はなかった。
このとき、ｐ型ＺｎＳｅＳ埋め込みコンタクト層１６０
を埋め込み層１６２と同一の材料とすることで、格子不
整合による界面での欠陥の発生が抑制され、ＺｎＳｅＳ
を用いた場合と同等の結果が得られた。
【００８７】また、ｎ型ＺｎＳｅを電流素子層として用
いても同等の特性が得られた。このときには、ｐ型Ｚｎ
ＳｅＳ埋め込みコンタクト層１６０上にｐ型ＣｄＺｎＳ
ｅ等からなるエッチング停止層を形成し、ＮＨ4 ＯＨ：
Ｈ2 Ｏ2 ：Ｈ2 Ｏなどを用いた化学エッチング法による
ｎ型ＺｎＳｅなどとのエッチング速度の違いから、電流
阻止層を選択的に除去する方法を用いることも可能であ
り、その制御性再現性は良好であった。
【００８８】本実施例では、ＺｎＴｅ系材料による超格
子層やオーミックコンタクト層を設けているが、動作電
圧の低減効果、熱放散の改善効果は、必ずしもこれらの
層を設けなくとも、埋め込み層１６２に直接オーミック
コンタクトする電極を設けても良い。
【００８９】また、本実施例では、ｐ側電極として、Ｐ
ｔ／Ｔｉ／Ｐｔ／Ａｕを用いているが、その代わりに、
低オーミックコンタクト抵抗で密着性が高く、バリアメ
タルとしての効果を持つ、Ｐｔ／Ａｕ、Ｐｄ／Ｔｉ／Ａ
ｕまたはＮｉ／Ａｕを用いても良い。
【００９０】本実施例の効果は、Ｃｄ、Ｚｎ、Ｍｇ、Ｔ
ｅ、Ｓｅ、Ｓなどからなる他のワイドギャップ II-VI族
化合物半導体による、ｎ型半導体、ｐ型半導体層の組み
合わせによっても得られた。ｎ型半導体層、ｐ型半導体
層の材料、組成は必ずしも同じである必要はない。ま
た、導電型を逆とした構造についても、良好な電流狭窄
効果、放熱特性が得られたのは言うまでもない。
【００９１】図９、図１０は、それぞれ、本発明の第５
の実施例に係る半導体装置（半導体レーザ）の概略構成
を示す斜視図、断面図である。
【００９２】図中、１７１はｎ型ＧａＡｓ基板、１７２
はｎ型ＺｎＭｇＳｅＳグラッド層、１７３はＣｄＺｎＳ
ｅ／ＺｎＳｅＳ量子井戸活性層、１７４はｐ型ＺｎＭｇ
ＳｅＳクラッド層、１７５はｎ型ＺｎＳｅ電流阻止層、
１７６はｐ型ＺｎＳｅ埋め込み層、１７７はｐ型電極、
１７８はｎ側電極を示している。
【００９３】本実施例の特徴はレーザ共振器端面部に対
しても電流阻止層１７５が残されていることにある。本
実施例によれば、端面部に電流阻止層１７５が設けられ
ていることにより、端面部への電流注入を防ぐことがで
き、 II-VI族化合物半導体、特にＳｅやＭｇを含む材料
で顕著に発生する再結合誘起欠陥生成が抑制され、高い
信頼性を持つ II-VI族化合物半導体の半導体レーザが得
られるようになる。
【００９４】なお、このような効果は半導体レーザばか
りでなく、例えば、発光ダイオードなど活性層側面が露
出して形成される素子については、その劣化を防止する
上で効果がある。
【００９５】図１１は、本発明の第６の実施例に係る半
導体装置（半導体レーザ）の概略構成を示す断面図であ
る。これは II-VI族化合物半導体の代わりに窒素を含む
III-V族化合物半導体を用いた例である。
【００９６】図中、１８１はサファイア基板を示してお
り、サファイア基板１８１上にはＧａＮバッファ層１８
２を介してｎ型ＧａＮ層１８３が形成されている。この
ｎ型ＧａＮ層１８３の右側表面上にはｎ側電極１８０が
形成され、一方、ｎ型ＧａＮ層１８３の左側表面上には
ｎ型ＧａＡｌＮクラッド層１８４、ＩｎＧａＮ活性層１
８５、ｐ型ＧａＡｌＮクラッド層１８６が形成されてい
る。
【００９７】ｐ型ＧａＡｌＮクラッド層１８６上にはｐ
型ＧａＮ層１８７、ｎ型ＧａＮ層１８８が形成され、こ
れらＧａＮ層１８７，１８８の表面にはストライプ状の
溝が形成されている。これらＧａＮ層１８７，１８８上
には表面が平坦なｐ型ＧａＮ層１８９を介してｐ側電極
１９０が形成されている。
【００９８】このように構成された半導レーザでも、相
異なる導電型を有する２つＧａＮ層１８７，１８８が露
出した表面に、ｐ型ＧａＮ層１８９を介してｐ側電極１
９０が形成されているため、図５の半導体レーザと同様
な効果が得られる。
【００９９】なお、本発明（請求項１〜４）は上述した
実施例に限定されるものではない。例えば、上記実施例
では、ＧａＡｓを基板とするＣｄＺｎＭｇＴｅＳｅＳ系
について述べたが、これは他の基板を用いた構造、例え
ば、ＩｎＰを基板とするＣｄＺｎＭｇＳｅを中心とする
材料などでも同様の効果が得られる。
【０１００】また、上記実施例では、半導体レーザや発
光ダイオードを例に挙げたが、電流注入を行なう他の素
子例えば、ヘテロバイポーラトランジスタなどの電子デ
バイスに本発明を適用しても、信頼性向上などの効果が
得られる。
【０１０１】図１３は、本発明の第７の実施例に係る青
色発光素子の概略構成を示す断面図である。
【０１０２】以下、各部分の典型的な材料、厚さ、ドー
ピングキャリア濃度などを示しながら説明する。
【０１０３】図中、２０１はｐ型ＧａＡｓ基板を示して
おり、このｐ型ＧａＡｓ基板２０１上には、ｐ型ＩｎＧ
ａＰ基板表面層２０２（厚さ１００ｎｍ、キャリア濃度
２×１０18ｃｍ-1）、ｐ型ＩｎＧａＡｌＰワイドギャッ
プ層２０３（１００ｎｍ、１×１０18ｃｍ-1）、ｐ型Ｉ
ｎＧａＰ表面層２０４（５ｎｍ、２×１０18ｃｍ-1）が
形成されている。
【０１０４】ｐ型ＩｎＧａＰ表面層２０４の上には、ｐ
型ＺｎＳｅバッファ層２０５（１００ｎｍ、１×１０18
ｃｍ-1）を介して、ｐ型ＺｎＳｅ下部クラッド層２０６
（２μｍ、１×１０18ｃｍ-1）、ＣｄＺｎＳｅ／ＺｎＳ
ｅ量子井戸活性層２０７、ｎ型ＺｎＳｅ上部クラッド層
２０８（０．５μｍ、１×１０18ｃｍ-1）からなり発光
領域となる多重ヘテロ構造部が形成されている。
【０１０５】ｎ型ＺｎＳｅ上部クラッド層２０８の上に
は、ｐ型ＺｎＳｅ電流阻止層２０９（１μｍ、１×１０
18ｃｍ-1）が形成されている。ｐ型ＺｎＳｅ電流阻止層
２０９の開口部に当たる上部クラッド層２０８およびｐ
型ＺｎＳｅ電流阻止層２０９の上には、ｎ型ＺｎＳｅ埋
め込み層２１０（３μｍ、１×１０18ｃｍ-1）が形成さ
れている。
【０１０６】ｎ型ＺｎＳｅ埋め込み層２１０の上には、
ｎ型ＺｎＳｅキャップ層２１１（５００ｎｍ、１×１０
19ｃｍ-1）が形成されている。ｎ型ＺｎＳｅキャップ層
２１１の上には、全面にわたって、Ｔｉ（５０ｎｍ）、
Ｐｔ（５０ｎｍ）、Ａｕ（３００ｎｍ）の順に積層され
たｎ側電極２１２が形成されている。そして、ｐ型Ｇａ
Ａｓ基板２０１側にはＡｕＺｎ／Ａｕからなるｐ側電極
２１３が形成されている。
【０１０７】次に本実施例の青色発光素子の製造方法に
ついて説明する。
【０１０８】まず、ｐ型ＧａＡｓ基板２０１の全面に、
ｐ型ＩｎＧａＰ基板表面層２０２、ｐ型ＩｎＧａＡｌＰ
ワイドギャップ層２０３、ｐ型ＩｎＧａＰ表面層２０４
を、有機金属気相成長法（ＭＯＣＶＤ；Ｍｅｔａｌｏｒ
ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）により形成する。ＭＯＣＶＤ成長炉から
いったん取り出した半導体基板に対し、硫酸系、弗酸系
などの液体中での表面処理を行ない、水洗の後、乾燥
し、いち早く真空度１×１０-8Ｔｏｒｒ以下のＭＢＥ成
長炉の中へ導入した。
【０１０９】ＭＢＥ成長炉導入直後に行なった、反射型
高速電子線回折や、オージェ電子分光などの評価法によ
れば、ＩｎＧａＰ表面層の場合、ＧａＡｓなどの場合に
較べて、この状態で良好な表面が得られていることが分
かった。
【０１１０】すなわち、反射型高速電子線回折では、基
板の温度を全く上げることなく、室温において、良好な
表面状態を示すストリーク状のパターンが現れた。ま
た、オージェ分光などでは、ＧａＡｓの場合に較べて、
酸素との結合量を示すピークの強度は小さかった。
【０１１１】実際、この基板を、２００℃以上の成長温
度に昇温し、ＺｎＳｅをＭＢＥ法により成長したとき、
単結晶が成長していることが、Ｘ線回折法による評価か
ら明らかになった。
【０１１２】図１４は、そのＸ線ロッキングカーブであ
る。ＧａＡｓ基板上に成長する場合、このような低温で
は単結晶は成長できていなかった。これらは、ＩｎＧａ
Ｐ表面層上にＺｎＳｅを形成することによって、ＧａＡ
ｓ上に直接形成する場合に較べて良好な界面が形成され
たことを示している。
【０１１３】実際の素子作成工程では、１×１０-8Ｔｏ
ｒｒ以下の真空度で、５５０℃から６５０℃程度の温度
に５分間程度昇温した。この昇温によって、ＩｎＧａＰ
の表面状態はさらに改善された。実際、この昇温を経た
後、３００℃で窒素をドーピング原料とするｐ型ＺｎＳ
ｅをＭＢＥ法により成長したとき、活性化率の高い、良
好なドーピングが可能であった。
【０１１４】ＧａＡｓ上に直接形成する場合は、基板と
の界面付近に活性化率の低い領域が形成され、これが電
流注入を行なう場合に大きな電圧効果の原因になってい
た。これに対し、ＩｎＧａＰ表面層上に成長する場合
は、図１５に示すように、界面付近まで活性化率の高い
ｐ型ドーピングが可能となっていた。
【０１１５】上記の昇温を行った後、３００℃において
ＭＢＥ法によりＺｎＳｅの成長を行なうが、成長に先立
ち図１６に示すようなクヌーセンセルシャッターの開閉
による成長を行なう。
【０１１６】照射する物質は、この例では、成長表面を
構成しているＩｎ、Ｇａ、Ｐおよび成長原料であるＺ
ｎ、Ｓｅの５種類の元素の反応可能な組み合わせの標準
生成エンタルピーの値に比べ、半導体表面を構成するＩ
ｎ、Ｇａ、Ｐに対してこの状態で結合可能で標準生成エ
ンタルピーが大きいＣｄを用いる。このＣｄを１原子層
成長するのに十分な時間だけ成長表面に照射した後、Ｚ
ｎＳｅの成長を始める。成長開始直後（１０秒後）のＲ
ＨＥＥＤパターンを図１７に示す。照射しない場合には
ＲＨＥＥＤパターンがスポット状になり三次元的な成長
であることを示すが、本実施例のように、照射した場合
には、ストリーク状になり成長が二次元的になって行な
われていることがわかる。
【０１１７】このように成長の初期段階において二次元
的な成長が行なわれると、その後の成長においても二次
元的な成長で成長が進む。このため、三次元的な成長に
おいて生じる図１８に示すような成長島の合体時に生じ
る双晶や転位の生成が抑制され、良好な結晶を得ること
できる。
【０１１８】このような結晶成長法により、ｐ型ＺｎＳ
ｅバッファ層２０５を介して、ｐ型ＺｎＳｅ下部クラッ
ド層２０６、ＣｄＺｎＳｅ／ＺｎＳｅ量子井戸活性層２
０７、ｎ型ＺｎＳｅ上部クラッド層２０８、ｐ型ＺｎＳ
ｅ電流阻止層２０９を順次成長した。ここで、ｐ型ドー
パントとして窒素を、一方、ｎ型ドーパントとして塩素
を用いた。
【０１１９】次にＭＢＥ成長炉からいったん取り出した
ウエハに対し、フォトリソグラフィイおよび臭素系溶液
中でのエッチングにより、ｐ型ＺｎＳｅ電流阻止層２０
９にｎ型ＺｎＳｅ上部クラッド層２０８に達する開口部
を形成した。
【０１２０】次に再びＭＢＥ成長炉にウエハを導入し、
２５０℃でｎ型ＺｎＳｅ埋め込み層２１０、ｎ型ＺｎＳ
ｅキャップ層２１１を形成した。
【０１２１】次に成長後ＭＢＥ成長炉からウエハを取り
出し、全面にわたって、Ｔｉ、Ｐｔ、Ａｕの順に積層さ
れたｎ側電極２１２およびＡｕＺｎ／Ａｕからなるｐ側
電極２１３を形成した。
【０１２２】本実施例に示した構造の素子を共振器長５
００μｍに劈開し、銅製のヒートシンクにＩｎ半田を用
いてマウントし、その特性を室温において評価した。
【０１２３】その結果は、発振波長は５２５ｎｍであ
り、連続動作での発振しきい電流は４０ｍＡであった。
このときの動作電圧は２．７５Ｖであった。また、連続
動作の最高発振温度は９０℃であった。そして、動作温
度５０℃、動作光出力５ｍＷにおいて、１０００時間以
上の動作が確認され、従来の素子に比べ１０００倍以上
素子寿命が延びた。素子寿命の比較を図１９に示す。
【０１２４】また、ｎ側電極２１２をパターニングを行
ない発光ダイオードを制作し、銅製のヒートシンクにＩ
ｎ半田を用いてマウントし、その発光を観測した。
【０１２５】その結果、発光はｎ側電極がパターニング
により除去され半導体表面が露出している面すべてにお
いて均一に発光しており、均一に電流が注入されている
ことが確認した。
【０１２６】このような良好な信頼性特性が得られた要
因は、本実施例に示した構造および成長方法の採用によ
り、 III-V族化合物半導体からなる表面上へのＺｎＳｅ
などの II-VI族化合物半導体層の成長において良好な界
面が形成され、欠陥の発生が抑制され、劣化の直接的原
因が排除されたこと、非発光再結合による発光効率の低
下が抑制され、動作電流を低くすることができ、欠陥の
増殖を抑制することができたためであることが、発明者
らが鋭意評価を重ねることにより明らかになった。
【０１２７】なお、本実施例では、ｐ型ＧａＡｓ基板上
にｐ型ＩｎＧａＰ基板表面層、ｐ型ＩｎＧａＡｌＰワイ
ドギャップ層、ｐ型ＩｎＧａＰ表面層を形成した上に、
ｐ型ＺｎＳｅバッファ層を介して、下部クラッド層を形
成している。
【０１２８】しかし、ＩｎＧａＡｌＰワイドギャップ層
に直接ｐ型ＺｎＳｅを成長する場合にも、上述のような
良好な界面および成長層、引いては素子特性が得られ
る。
【０１２９】また、ＧａＡｓ基板表面に対してＺｎＳｅ
を成長する際にも本実施例の方法を適用することによ
り、同様な効果が得られる。
【０１３０】また、本実施例では、ｐ型ＧａＡｓ基板上
にｐ型ＩｎＧａＰ基板表面層、ｐ型ＩｎＧａＡｌＰワイ
ドギャップ層、ｐ型ＩｎＧａＰ表面層の III-V族半導体
の形成をＭＯＣＶＤ法で行なっているが、ＭＢＥ法で行
なった場合も同様な効果が得られる。 III-V族化合物半
導体の形成を行なった後、 III-V族化合半導体成長チャ
ンバーから II-VI族化合物半導体成長チャンバーへ搬送
する際、あらかじめ II-VI族化合物半導体成長チャンバ
ー内で、ｐ型ＩｎＧａＰ表面層の表面をＰ過剰な状態に
して搬送し、成長前に本実施例の方法を用いると効果が
増大し、双晶や転位の密度がさらに減少する。
【０１３１】また、本実施例は照射する物質としてＣｄ
を用いているが、 III-V族化合物半導体成長チャンバー
内で、ｐ型ＩｎＧａＰ表面層に、Ｉｎ、Ｇａ、ＰＺｎお
よびＳｅに対して標準生成エンタルピーが大きいＡｓを
照射した後、 II-VI族化合物半導体成長チャンバーへ直
ちに搬送し、ＺｎＳｅの成長を開始する場合にも、同様
な効果が得られる。
【０１３２】図３２は、本発明の第８の実施例に係る青
色発光素子の概略構成を示す断面図である。
【０１３３】図中、２２１はｎ型ＧａＡｓ基板を示して
おり、このｎ型ＧａＡｓ基板２２１上には、ｎ型ＺｎＳ
ｅバッファ層２２２（１００ｎｍ、１×１０18ｃｍ-1）
を介して、ｎ型ＺｎＳｅ下部クラッド層２２３（２μ
ｍ、１×１０18ｃｍ-1）、ＣｄＺｎＳｅ／ＺｎＳｅ量子
井戸活性層２２４、ｐ型ＺｎＳｅ上部クラッド層２２５
（０．５μｍ、１×１０18ｃｍ-1）からなり、発光領域
となる多重ヘテロ構造部が形成されている。
【０１３４】ｐ型ＺｎＳｅ上部クラッド層２２５の上に
はｎ型ＺｎＳｅ電流阻止層２２６（１μｍ、１×１０18
ｃｍ-1）が形成されている。ｐ型ＺｎＳｅ電流阻止層２
２６の開口部に当たるｐ型ＺｎＳｅ上部クラッド層２２
５およびｎ型ＺｎＳｅ電流阻止層２２６の上には、ｐ型
ＺｎＳｅ埋め込み層２２７（３μｍ、１×１０18ｃ
ｍ-1）が形成されている。
【０１３５】ｐ型ＺｎＳｅ埋め込み層２２７の上には、
ｐ型ＺｎＳｅキャップ層２２８（５００ｎｍ、１×１０
19ｃｍ-1）が形成されている。ｐ型ＺｎＳｅキャップ層
２２８の上には、ｐ型ＩｎＧａＡｌＰワイドギャップ層
２２９（１００ｎｍ、１×１０18ｃｍ-1）、ｐ型ＩｎＧ
ａＰ層２３０（５ｎｍ、２×１０18ｃｍ-1）が形成され
ている。ｐ型ＩｎＧａＰ層２３０の上には全面にわたっ
て、Ａｕ（５０ｎｍ）、Ｔｉ（５０ｎｍ）、Ａｕ（３０
０ｎｍ）の順に積層されたｐ側電極２３１が形成されて
いる。また、ｎ型ＧａＡｓ基板２３１側にはＡｕ／Ｔｉ
／Ａｕからなるｐ側電極２３２が形成されている。
【０１３６】次に本実施例の青色発光素子の製造方法に
ついて説明する。
【０１３７】まず、ｎ型ＧａＡｓ基板２３１表面を、硫
酸系、弗酸系などの液体中での表面処理を行ない、水洗
の後、乾燥し、いち早く真空度１×１０-8Ｔｏｒｒ以下
のＭＢＥ成長炉の中に導入する。
【０１３８】その後、１×１０-8Ｔｏｒｒ以下の真空度
で、５５０℃から６５０℃程度の温度に５分間程度昇温
する。昇温を行なった後、３００℃においてＭＢＥ法に
よりＺｎＳｅの成長を行なうが、成長方法については第
７の実施例と同様である。
【０１３９】このような結晶成長法により、ｎ型ＺｎＳ
ｅバッファ層２２２を介して、ｎ型ＺｎＳｅ下部クラッ
ド層２２３、ＣｄＺｎＳｅ／ＺｎＳｅ量子井戸活性層２
２４、ｐ型ＺｎＳｅ上部クラッド層２２５、ｎ型ＺｎＳ
ｅ電流阻止層２２６を順次成長する。ここで、ｎ型ドー
パントとしては塩素、ｐ型ドーパントとしては窒素を用
いた。
【０１４０】次にＭＢＥ成長炉からいったん取り出した
ウエハに対し、フォトリソグラフィイおよび臭素系溶液
中でのエッチングにより、ｎ型ＺｎＳｅ電流阻止層２２
６にｐ型ＺｎＳｅ上部クラッド層２２５に達する開口部
を形成する。
【０１４１】次に再びＭＢＥ成長炉にウエハを導入し
て、２５０℃でｐ型ＺｎＳｅ埋め込み層２２７、ｐ型Ｚ
ｎＳｅキャップ層２２８を形成する。成長後、 II-VI族
化合物半導体成長チャンバー内においてＺｎ過剰な表面
にした後、直ちに III-V族チャンバーへ搬送する。
【０１４２】次に成長しようとする表面であるＺｎＳｅ
と成長原料であるＩｎＧａＡｌＰのそれぞれ構成する元
素間でこの条件下で反応可能な組み合わせの標準生成エ
ントロピーに比べ、表面を構成するＺｎ、Ｓｅに対する
標準生成エンタルピーが大きいＡｓを１原子層成長する
のに充分な時間だけ照射した後、ＩｎＧａＡｌＰの成長
を行なう。
【０１４３】この後、ＭＢＥ成長炉からウエハを取り出
し、全面にわたって、Ａｕ、Ｔｉ、Ａｕの順に積層され
たｎ側電極２３１、およびＡｕＺｎ／Ａｕからなるｐ側
電極２３２を形成する。
【０１４４】本実施例の素子を共振器長５００μｍに劈
開し、銅製のヒートシンクにＩｎ半田を用いてマウント
し、その特性を室温において評価した。
【０１４５】その結果、発振波長は５２５ｎｍであり、
連続動作での発振しきい電流は３０ｍＡであった。この
とき、動作電圧は２．７５Ｖであった。また、連続動作
の最高発振温度は８０℃であった。動作温度５０℃、動
作光出力５ｍＷにおいて、１０００時間以上の動作が確
認され、従来の素子に比べ１０００倍以上素子寿命が延
びた。すなわち、第７の実施例と同様の効果が得られ
た。
【０１４６】このような良好な信頼性特性が得られた要
因は、本実施例の構造および成長方法の採用により、Ｚ
ｎＳｅなどの II-VI族化合物半導体からなる表面上への
III-V族化合物半導体層の成長において良好な界面が形
成され、欠陥の発生が抑制され、劣化の直接的原因が排
除されたこと、非発光再結合による発光効率の低下が抑
制され、動作電流を低くすることができ、欠陥の増殖を
抑制することができたためであることが、発明者らが鋭
意評価を重ねることにより明らかになった。
【０１４７】また、 II-VI族化合物半導体の成長後に、
同じ II-VI族化合物半導体成長チャンバー内で、成長し
ようとする表面であるＺｎＳｅと成長原料であるＩｎＧ
ａＡｌＰのそれぞれを構成する元素間でこの条件下で反
応可能な組み合わせの標準生成エントロピーに比べ、表
面を構成するＺｎ、Ｓｅに対する標準生成エンタルピー
が大きいＭｇを１原子層成長するのに充分な時間だけ照
射し、その後直ちに II-VI族化合物半導体成長チャンバ
ーへ搬送して成長を行なっても同様な効果が得られる。
【０１４８】なお、上記第７および第８の実施例の発明
を一般化する以下のようになる。
【０１４９】すなわち、第１の半導体層上に第２の半導
体層を形成する場合に、第１の半導体層の構成元素と第
２の半導体層の構成元素との間の標準生成エンタルピー
に比較して、第１の半導体層の構成元素に対して標準生
成エンタルピーが大きい物質を第１の半導体層の表面に
照射した後に、第２の半導体層の構成元素を形成するこ
とを特徴とする。
【０１５０】このような形成方法によれば、第１の半導
体層上に２次元的な第２の半導体層を形成でき、双晶や
転位の発生が抑制され、信頼性の高い半導体装置が得ら
れるようになる。
【０１５１】図２０は、本発明の第９の実施例に係る半
導体装置（半導体レーザ）の概略構成を示す断面図であ
る。
【０１５２】図中、３０１はｐ型ＧａＡｓ基板を示して
おり、このｐ型ＧａＡｓ基板１０１上には、ｐ型ＩｎＧ
ａＰ層３０２（厚さ０．１μｍ、キャリア濃度２×１０
18ｃｍ-3）、ｐ型ＩｎＧａＡｌＰ層３０３（０．１μ
ｍ、２×１０18ｃｍ-3）が形成されている。
【０１５３】ｐ型ＩｎＧａＡｌＰ層３０３の上には、ｐ
型ＺｎＳｅ下部クラッド層３０４（２μｍ、１×１０18
ｃｍ-3）、ＣｄＺｎＳｅ／ＺｎＳｅ量子井戸活性層３０
５、ｎ型ＺｎＳｅ上部クラッド層３０６（２μｍ、１×
１０18ｃｍ-3）からなる多重ヘテロ構造が形成されてい
る。
【０１５４】ｎ型ＺｎＳｅ上部クラッド層３０６の上に
は、全面にわたって、Ｔｉ（５０ｎｍ）、Ｐｔ（５０ｎ
ｍ）、Ａｕ（３００ｎｍ）の順に積層されたｎ側電極３
０７が形成されている。また、ｐ型ＧａＡｓ基板３０１
側にはＡｕＺｎ／Ａｕからなるｐ側電極３０８が形成さ
れている。
【０１５５】次に本実施例の半導体レーザの製造方法に
ついて説明する。
【０１５６】まず、ｐ型ＧａＡｓ基板３０１の全面に、
ｐ型ＩｎＧａＰ層３０２、ｐ型ＩｎＧａＡｌＰ層３０３
を、有機金属気相成長法（ＭＯＣＶＤ；Ｍｅｔａｌｏｒ
ｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）により形成する。
【０１５７】ＭＯＣＶＤ成長後、ｐ型ＩｎＧａＰ層３０
２およびｐ型ＩｎＧａＡｌＰ層３０３に対し、ＳｉＯ2
ストライプマスクを用いて塩酸：燐酸（混合比１：１
０）エッチャントで幅１０μｍ、側壁（１１１）面のス
トライプを形成し、弗酸系などの液体中での表面処理を
行ない、水洗、乾燥後、いち早く真空度１×１０-8Ｔｏ
ｒｒ以下のＭＢＥ成長炉の中へ導入する。
【０１５８】次に６００℃の昇温によるサーマルエッチ
ングを行なった後、３００℃においてＭＢＥ法により、
ｐ型ＺｎＳｅ下部クラッド層３０４、ＣｄＺｎＳｅ／Ｚ
ｎＳｅ量子井戸活性層３０５、ｎ型ＺｎＳｅ上部クラッ
ド層３０６を成長する。ここで、ｐ型ドーパントとして
は窒素を、ｎ型ドーパントとしては塩素を用いた。
【０１５９】次にｎ型ＺｎＳｅ上部クラッド層３０６の
全面にＴｉ、Ｐｔ、Ａｕの順に積層されたｎ側電極３０
７を形成した後、ＧａＡｓ基板３０１を１００μｍに研
磨する。この後、ＡｕＺｎ／Ａｕからなるｐ側電極３０
８を形成する。ここで、ｎ側電極３０７およびｐ側電極
３０８のコンタクト抵抗は１×１０-3Ωｃｍ以下であっ
た。
【０１６０】このようにして作成された素子を共振器長
５００μｍに劈開し、銅製のヒートシンクにＩｎ半田を
用いてマウントし、その特性を室温において評価した。
【０１６１】その結果、発振波長は５１０ｎｍであり、
連続動作での発振閾値電流は４０ｍＡであった。このと
きの動作電圧は２．７５Ｖであった。また、レーザの最
高連続発振温度は９０℃であった。さらに、動作温度５
０℃、動作光出力５ｍＷにおいて、１０００時間以上の
動作が確認された。すなわち、本実施例の素子構造の採
用により、従来困難であった室温での連続発振ばかりで
なく、室温での実用に十分な信頼性を確保するのに必要
な高温までの発振が得られた。
【０１６２】図２２は、本実施例におけるｐ型ＩｎＧａ
Ｐ層３０２およびｐ型ＩｎＧａＡｌＰ層３０３の総膜
厚、つまり、段差の高さと、半導体レーザの発振閾値電
流との関係を特性図である。
【０１６３】図２２からｐ型ＩｎＧａＰ層３０２および
ｐ型ＩｎＧａＡｌＰ層３０３の総膜厚が０．５μｍ以下
の場合、その段差の側壁における欠陥の発生が抑制され
るために、発振閾値電流は４０ｍＡ程度と低いことが分
かる。
【０１６４】しかし、０．５μｍを越えると欠陥が発生
しやすく、更に、その欠陥がｎ型ＺｎＳｅクラッド層３
０６まで貫通するために閾値電流の急激な上昇が起こ
り、半導体レーザの寿命が著しく劣化する。そして、１
μｍ以上の段差がある場合には、段差側面に空洞領域が
発生し、平坦なＺｎＳｅの結晶成長が困難になる。
【０１６５】本実施例の効果は、段差の高さ０．５μｍ
以下とすることにより、段差の高さ０．５μｍ以下の場
合には、II-V族化合物半導体からなる基板とＺｎＳｅな
どのII-VI族化合物半導体層との間で良好な界面が形成
され、欠陥の発生が抑制された結果、劣化の直接的原因
が排除されたこと、非発光再結合による発光効率の低下
が抑制され、動作電流が低くなったこと、欠陥の増殖を
抑制することができたこと、そして、ストライプ状に部
分的に形成されたＩｎＧａＡｌＰ通電容易層により電流
狭窄が良好になされたことであることが発明者らが鋭意
評価を重ねることにより明らかになった。
【０１６６】なお、本実施例では、ｐ型ＧａＡｓ基板上
にｐ型ＩｎＧａＰ層、ｐ型ＩｎＧａＡｌＰ層を形成した
上に、ｐ型ＺｎＳｅバッファ層を介して、下部クラッド
層を形成している。これは電圧降下を極力小さくしたヘ
テロ界面を提供するためのものであり、ＩｎＧａＰ層の
みによる電流狭窄構造であっても、上述のような良好な
界面および成長層、引いては素子特性が得られる。
【０１６７】また、本実施例では、ＩｎＧａＡｌＰ層が
ｐ型の場合について説明したが、ＺｎＳｅなどの II-VI
族化合物半導体層との良好な界面をもたらす効果は、表
面層や基板の導電型に依存しなかった。
【０１６８】また、本実施例では、表面層をＭＯＣＶＤ
法により成長する場合について説明した、他の成長法、
例えば、ＭＢＥ法や原料にガスを用いるＣＢＥ法（Ｃｈ
ｅｍｉｃａｌ Ｂｅａｍ Ｅｐｉｔａｘｙ）で成長して
も同様な効果が得られる。
【０１６９】また、ＺｎＳｅなどのII−VI族化合物半導
体層の成長についてもＭＢＥ法に限らず、ＣＢＥ法やＭ
ＯＣＶＤ法でも構わない。
【０１７０】また、本実施例では、ＭＢＥ法による成長
条件として成長温度などを記載したが、良好な結晶成長
が得られる成長条件であれば、特にこれに限定されるも
のではない。
【０１７１】図２１は、本発明の第１０の実施例に係る
半導体装置（半導体レーザ）の概略構成を示す断面図で
ある。
【０１７２】図中、３１１はｐ型ＧａＡｓ基板を示して
おり、このｐ型ＧａＡｓ基板３１１上には、ｐ型ＩｎＧ
ａＡｌＰ通電容易層３１２（厚さ０．１μｍ、キャリア
濃度２×１０18ｃｍ-3）、ｎ型ＧａＡｓ電流ブロック層
３１３（厚さ０．２μｍ、キャリア濃度２×１０18ｃｍ
-3）が形成されている。
【０１７３】ｎ型ＧａＡｓ層３１３の上には、ｐ型Ｚｎ
Ｓｅ下部クラッド層３１４（厚さ２μｍ、キャリア濃度
１×１０18ｃｍ-3）、ＣｄＺｎＳｅ／ＺｎＳｅ量子井戸
活性層３１５、ｎ型ＺｎＳｅ上部クラッド層３１６（厚
さ２μｍ、キャリア濃度１×１０18ｃｍ-3）からなる多
重ヘテロ構造が形成されている。
【０１７４】ｎ型ＺｎＳｅ上部クラッド層３１６の上に
は、全面にわたって、Ｔｉ（５０ｎｍ）、Ｐｔ（５０ｎ
ｍ）、Ａｕ（３００ｎｍ）の順に積層されたｎ側電極３
１７が形成されている。また、ｐ型ＧａＡｓ基板３１１
側にはＡｕＺｎ／Ａｕからなるｐ側電極３１８が形成さ
れている。
【０１７５】本実施例の半導体レーザの製造方法は、本
質的には第９の実施例のそれと同じである。第９の実施
例ではメサ形状の通電容易層を形成しているのに対し、
本実施例では溝状の形状を形成し、段差の高いｎ型Ｇａ
Ａｓ層３１３が電流ブロック層として機能する電流狭窄
構造を形成している。
【０１７６】本実施例においても、第９の実施例と同様
に、ＺｎＳｅのエネルギーギャップに相当する２．７５
Ｖの動作電圧で良好な素子特性が得れた。また、ｐ型Ｉ
ｎＧａＡｌＰ層３１２の代わりに、ｐ型ＩｎＧａＰ層ま
たはｐ型ＧａＡｓ層を用いても、また、ｎ型ＧａＡｓ電
流ブロック層３１３の代わりに、ｎ型ＩｎＧａＡｌＰ層
を用いても場合な素子特性が得られた。更に、第９の実
施例と同様に、導電型や結晶成長法に依存しなかった。
【０１７７】図２３は、本発明の第１１の実施例に係る
半導体装置（発光ダイオード）の概略構成を示す断面図
である。
【０１７８】図中、３２１はｐ型ＧａＡｓ基板を示して
おり、このｐ型ＧａＡｓ基板３２１上にはｎ型ＧａＡｓ
電流ブロック層３２２（厚さ０．２μｍ、キャリア濃度
２×１０18ｃｍ-3）が形成されている。
【０１７９】ｎ型ＧａＡｓ層３２２の上には、ｐ型Ｚｎ
Ｓｅ下部クラッド層３２３（厚さ２μｍ、キャリア濃度
１×１０18ｃｍ-3）、ＣｄＺｎＳｅ／ＺｎＳｅ量子井戸
活性層３２４、ｎ型ＺｎＳｅ上部クラッド層３２５（厚
さ２μｍ、キャリア濃度１×１０18ｃｍ-3）からなる多
重ヘテロ構造が形成されている。
【０１８０】ｎ型ＺｎＳｅ上部クラッド層３２５の上に
は、ｎ型ＧａＡｓ電流ブロック層３２２に重ねて、Ｔｉ
（５０ｎｍ）、Ｐｔ（５０ｎｍ）、Ａｕ（３００ｎｍ）
の順に積層されたｎ側電極３２６が形成されている。ま
た、ｐ型ＧａＡｓ基板３２１側にはＡｕＺｎ／Ａｕから
なるｐ側電極３２７が全面に形成されている。
【０１８１】次に本実施例の発光ダイオードの製造方法
について説明する。
【０１８２】まず、ｐ型ＧａＡｓ基板３２１の全面に、
ｎ型ＧａＡｓ層３２２を有機金属気相成長法（ＭＯＣＶ
Ｄ）により形成する。ＭＯＣＶＤ成長後、ｎ型ＧａＡｓ
層３２２に対し、ＳｉＯ2 マスクを用いて硫酸系エッチ
ャントで直径１００μｍの台地を形成し、以下、第９の
実施例と同様の工程で、ｐ型ＺｎＳｅ下部クラッド層３
２３、ＣｄＺｎＳｅ／ＺｎＳｅ量子井戸活性層３２４、
ｎ型ＺｎＳｅ上部クラッド層３２５を成長した。更に、
ｎ型ＧａＡｓ電流ブロック層３２２に重なるように直径
１００μｍの、Ｔｉ、Ｐｔ、Ａｕの順に積層されたｎ側
電極３２６を形成した後、ＧａＡｓ基板３２１を１００
μｍに研磨し、ＡｕＺｎ／Ａｕからなるｐ側電極３２７
を形成する。
【０１８３】このようにして得られた素子を４００μｍ
×４００μｍに劈開し、銅製のヒートシンクにＩｎ半田
を用いてマウントし、その特性を室温において評価し
た。
【０１８４】その結果、発振波長は５１０ｎｍであり、
２０ｍＡの電流注入時における発光輝度は５００ｍＣｄ
であった。すなわち、本素子構造の採用により、従来に
比べて高輝度の発光素子が得られた。
【０１８５】このような電流狭窄構造は図２４に示すよ
うに電流ブロック層３１２とは逆パターンの通電容易層
４０２により形成することも可能である。なお、図中、
３３１はｐ型ＧａＡｓ基板、３３２はｐ型ＩｎＧａＡｌ
Ｐ通電容易層、３３３はｐ型ＺｎＳｅ下部クラッド層、
３３４は量子井戸活性層、３３５はｎ型ＺｎＳｅ上部ク
ラッド層、３３６はｎ側電極、３３７はｐ側電極を示し
ている。
【０１８６】図２５は、本発明の第１２の実施例に係る
半導体装置（発光ダイオード）の概略構成を示す断面図
である。
【０１８７】図中、３４１はｐ型ＧａＡｓ基板を示して
おり、こｐ型ＧａＡｓの基板３４１上にはｐ型ＩｎＧａ
ＡｌＰ通電容易層３４２（厚さ０．２μｍ、キャリア濃
度２×１０18ｃｍ-3）が形成されている。
【０１８８】ｐ型ＩｎＧａＡｌＰ層３４２の上には、ｐ
型ＺｎＳｅ下部クラッド層３４３（厚さ２μｍ、キャリ
ア濃度１×１０18ｃｍ-3）、ＣｄＺｎＳｅ／ＺｎＳｅ量
子井戸活性層３４４、ｎ型ＺｎＳｅ上部クラッド層３４
５（厚さ２μｍ、キャリア濃度１×１０18ｃｍ-3）から
なる多重ヘテロ構造が形成されている。
【０１８９】ｎ型ＺｎＳｅ上部クラッド層３４５の上に
は、ｐ型ＩｎＧａＡｌＰ通電容易層３４２とは逆パター
ンに、Ｔｉ（５０ｎｍ）、Ｐｔ（５０ｎｍ）、Ａｕ（３
００ｎｍ）の順に積層されたｎ側電極３４６が形成され
ている。また、ｐ型ＧａＡｓ基板３４１側にはＡｕＺｎ
／Ａｕからなるｐ側電極３４７が全面に形成されてい
る。
【０１９０】次に本実施例の素子の製造方法について説
明する。
【０１９１】まず、ｐ型ＧａＡｓ基板３４１の全面に、
ｐ型ＩｎＧａＡｌＰ通電容易層３４２を有機金属気相成
長法（ＭＯＣＶＤ）により形成する。ＭＯＣＶＤ成長
後、ｐ型ＩｎＧａＡｌＰ通電容易層３４２に対し、Ｓｉ
Ｏ2 マスクを用いて燐酸系エッチャントで直径３００μ
ｍの台地を形成し、以下、第９の実施例と同様の工程に
より、ｐ型ＺｎＳｅ下部クラッド層３４３、ＣｄＺｎＳ
ｅ／ＺｎＳｅ量子井戸活性層３４４、ｎ型ＺｎＳｅ上部
クラッド層３４５を成長する。更に、ｐ型ＩｎＧａＡｌ
Ｐ通電容易層３４２とは逆パターンの直径３００μｍの
Ｔｉ、Ｐｔ、Ａｕの順に積層されたｎ側電極３４６を形
成した後、ＧａＡｓ基板３４１を１００μｍに研磨し、
ＡｕＺｎ／Ａｕからなるｐ側電極３４７を形成する。
【０１９２】本実施例によれば、通電容易層を用いるこ
とで電流を素子中心部に集めることができるので、素子
端面は電流が流れにくく、したがって、端面劣化を防止
できる。
【０１９３】このような電流狭窄構造は、図２６に示す
ように本実施例の通電容易層３４２とは逆パターンの電
流ブロック層３５２によっても形成できる。なお、３５
１はｐ型ＧａＡｓ基板、３５２はｎ型ＧａＡｓ電流ブロ
ック層、３５３はｐ型ＺｎＳｅ下部クラッド層、３５４
は量子井戸活性層、３５５はｎ型ＺｎＳｅ上部クラッド
層、３５６はｎ側電極、３５７はｐ側電極を示してい
る。
【０１９４】なお、上記第９〜第１２の実施例の発明を
一般化する以下のようになる。
【０１９５】すなわち、 III-V族化合物半導体からなる
第１の半導体層と、この第１の半導体層上に形成された
０．５μｍ以下の段差を含む第２の半導体層と、この第
２の半導体層上に形成された II-VI族化合物半導体から
なる第３の半導体層とを備えたことを特徴とする。
【０１９６】図２７は、本発明の第１３の実施例に係る
半導体装置（半導体レーザ）の概略構成を示す断面図で
ある。
【０１９７】図中、４５１はｐ型ＧａＡｓ基板１を示し
ており、このｐ型ＧａＡｓ基板１上には、厚さ約２μｍ
のｐ型ＧａＡｓ層４５２、厚さ３００ｎｍのバリア減少
層としてのＧａＡｓに格子整合したｐ型ＩｎＧａＡｌＰ
層４５３が形成されている。このｐ型ＩｎＧａＡｌＰ層
４５３上には、ストライプ状の溝を有する厚さ２μｍの
ｎ型ＧａＡｓ層４５４が形成されている。これはＭＯＶ
ＰＥ法により別々に形成されている。
【０１９８】ここで、ｐ型ＩｎＧａＡｌＰ層４５３は、
ｎ型ＧａＡｓ層４５４を選択的にエッチングしてストラ
イプ状の溝を形成する際のエッチング中止層として働
く。このストライプ状の溝は、例えば、ｎ型ＧａＡｓ層
４５４上にマスクパターンを形成した後、２０℃のＨ2
ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ（８：１：１）溶液を用いて
ｎ型ＧａＡｓ層４５４をエッチングすることにより形成
できる。
【０１９９】ｎ型ＧａＡｓ層４５４が形成された上記ｐ
型ＧａＡｓ基板１は、例えば、ＭＢＥ装置に搬入され、
以下のような構造が形成される。なお、ｐ型ＩｎＧａＡ
ｌＰ層４５３、ｎ型ＧａＡｓ層４５４の表面をＳにより
終端することにより、サーマルクリーニングは不要であ
ることが判明した。
【０２００】ｐ型ＩｎＧａＡｌＰ層４５３およびｎ型Ｇ
ａＡｓ層４５４上には、厚さ１．５μｍのＮがドープさ
れたｐ型ＭｇＺｎＳＳｅ層４５５が形成されている。こ
のｐ型ＭｇＺｎＳＳｅ層４５５は、プラズマ・ドーピン
グ技術により、正孔が導入され、その濃度は６×１０17
ｃｍ-3である。ｐ型ＭｇＺｎＳＳｅ層４５５上には同レ
ベルの正孔濃度を有する厚さ５００ｎｍのＮがドープさ
れたｐ型ＺｎＳＳｅ層４５６が形成されている。ｐ型Ｍ
ｇＺｎＳＳｅ層４５５、ｐ型ＺｎＳＳｅ層４５６はとも
に基板に格子整合している。
【０２０１】ｐ型ＺｎＳＳｅ層４５６上には活性層４５
７が形成され、この活性層４５７は厚さ７ｎｍのＺｎＳ
ｅバリアにより分離された三つの厚さ５ｎｍのＣｄ0.2
Ｚｎ0.8 Ｓｅ量子井戸からなる。
【０２０２】活性層４５７上には、厚さ０．５μｍのＣ
ｌがドープされたｎ型ＺｎＳＳｅ層４５８が形成されて
いる。このｎ型ＺｎＳＳｅ層４５８の組成比はｐ型Ｚｎ
ＳＳｅ層４５６のそれと同じである。
【０２０３】ｎ型ＺｎＳＳｅ層４５８上には、厚さ２μ
ｍのＣｌがドープされたｎ型ＭｇＺｎＳＳｅ層４５９が
形成されている。このｎ型ＭｇＺｎＳＳｅ層４５９の組
成比はｐ型ＭｇＺｎＳＳｅ層４５５のそれと同じであ
る。この後、ＭＢＥ装置から取り出されて、Ａｕ−Ｔｉ
電極４５Ｘ、４５Ｙが形成される。
【０２０４】図２８は従来の半導体レーザを示してお
り、図２７と対応する部分には図２７と同一符号を付し
てある。Ａｕ−Ｔｉ電極４５Ｘの形状は幅１１が３０μ
ｍのストライプ状になっている。
【０２０５】図２９は、７７Ｋにおけるこれら二つの半
導体レーザのＣＷレーザ・エッジ・エミッションのＩ−
Ｌ曲線である。
【０２０６】本実施例の半導体レーザは、活性層におけ
る改良された電流と光学的閉じ込めの故に、従来の半導
体レーザよりも鋭い曲線を示す。すなわち、本実施例に
よれば、ストライプ状の溝が形成されているため、ｐ型
ＩｎＧａＡｌＰ層４５３、ｎ型ＧａＡｓ層４５４、ｐ型
ＭｇＺｎＳＳｅ層４５５により、電流および光を閉じ込
める構造が形成されている。また、従来の半導体レーザ
よりもライフタイムが長いことを確認した。
【０２０７】図３０は、本発明の第１４の実施例に係る
半導体装置（半導体レーザ）の概略構成を示す断面図で
ある。なお、図２８と対応する部分には図２８と同一符
号を付してあり、詳細な説明は省略する。
【０２０８】本実施例ではＲＩＢＥを使用してストライ
プ状の溝を形成した。ここで、エッチングガスとしてＡ
ｒガスにより希釈されたＣｌ2 を用いれば、側壁が垂直
に近いストライプ状の溝が得られる。本実施例では、安
全のためにＩｎＧａＡｌＰの代わりにＩｎＧａＰ層４５
３を用いているが、基板温度を約５０℃に保ち、成長を
注意深くモニタすることにより、ＩｎＧａＰ層４５３と
ＧａＡｓ層４５４とのエッチング選択比を十分に高くで
きた。
【０２０９】本実施例によれば、側壁が垂直に近くなっ
ているので、第１３の実施例によりも、光の損失が低減
され、しきい値電流が低くなる。
【０２１０】図３１は、本発明の第１５の実施例に係る
半導体装置（半導体レーザ）の概略構成を示す断面図で
ある。
【０２１１】本実施例では第１３、第１４の実施例とは
異なりｎ型半導体層基板を用いている。
【０２１２】すなわち、ｎ型ＧａＡｓ基板４６４上には
厚さ２μｍのｎ型ＧａＡｓ層４６５が形成され、このｎ
型ＧａＡｓ層４６５上には、厚さ２μｍのｎ型ＧａＡｓ
層１５がｎ型ＧａＡｓ基板１４上に成長し、厚さ３００
ｎｍのｎ型ＩｎＧａＡｓエッチストップ層４６６、厚さ
２μｍのＧａＡｓｐ型電流ブロッキング層４６７が順次
形成されている。
【０２１３】ｐ型ＧａＡｓ電流ブロッキング層４６７に
は幅１２μｍのストライプ状の溝が形成されている。こ
れは例えばＮＨ4 ＯＨとＨ2 Ｏ2 とＨ2 Ｏとの混合溶液
を用いたエッチングにより形成できる。ＮＨ4 ＯＨ、Ｈ
2 Ｏ2 、Ｈ2 Ｏの比は例えば１：３３：１０とする。
【０２１４】ｎ型ＩｎＧａＡｓエッチストップ層４６６
およびｐ型ＧａＡｓ電流ブロッキング層４６７上には、
基板に格子整合する厚さ１．５μｍのｎ型Ｚｎ0.7 Ｍｇ
0.3Ｓ0.5 Ｓｅ0.5 層４６８、これよりバンドギャップ
の小さい厚さ０．５μｍのｎ型Ｚｎ0.85Ｍｇ0.15Ｓ0.3
Ｓｅ0.7 層４６９が形成されている。
【０２１５】ｎ型Ｚｎ0.85Ｍｇ0.15Ｓ0.3 Ｓｅ0.7 層４
６９上には活性層４７０が形成されており、この活性層
４７０はＺｎ0.85Ｍｇ0.15Ｓ0.3 Ｓｅ0.7 バリアにより
分離された三つのＣｄ0.2 Ｚｎ0.8 Ｓｅ量子井戸により
構成されている。
【０２１６】活性層４７０上には、厚さ０．５μｍのｐ
型Ｚｎ0.85Ｍｇ0.15Ｓ0.3 Ｓｅ0.7層４７１、厚さ２μ
ｍのｐ型ワイドギャップＺｎ0.7 Ｍｇ0.3 Ｓ0.5 Ｓｅ
0.5 ４７２が形成されている。また、良好なコンタクト
を取るために、厚さ０．１μｍの高濃度のｐ型ＺｎＳｅ
層４７３がｐ型ワイドギャップＺｎ0.7 Ｍｇ0.3 Ｓ0.5
Ｓｅ0.5 ４７２上に形成されている。
【０２１７】ｐ型ＺｎＳｅ層４７３上には、複数のｐ型
ＺｎＳｅとｐ型ＺｚＴｅとが交互に積層されてなるグレ
ーディング層４７４が形成され、このグレーディング層
４７４にはＡｕ−Ｔｉ電極４５Ｘが設けられている。そ
して、ｎ型ＧａＡｓ基板４６４基板にはＡｕ−Ｐｄ電極
４５Ｙが設けられている。また、反射性を改良するため
に、レーザファセットはコティングされている。
【０２１８】このように構成された半導体レーザによれ
ば、室温でＣＷ誘導放出を発光することが判明した。図
３３は、発振波長と注入電流との関係を示す特性図であ
り、発振波長が約５３０ｎｍに集中していることが分か
る。
【０２１９】なお、活性層、クラッド層およびコンタク
ト層の材料は第１３〜第１５の実施例で示した材料に限
定されるものではなく、要は、Ｃｄw Ｚｎx Ｍｇ1-w-x
ＳyＳｅz Ｔｅ1-y-z （０≦ｗ≦１、０≦ｘ≦１、０≦
（ｗ＋ｘ）≦１、０≦ｙ≦０．８、０≦ｚ≦１、０≦
（ｙ＋ｚ≦１）であれば良い。
【０２２０】
【発明の効果】以上詳述したように本発明によれば、相
異なる導電型を有する２つ II-VI族化合物半導体層また
は窒素を含む III-V族化合物半導体が露出した表面に、
電極がコンタクトしているので、 II-VI族化合物半導体
層などを用いた際の素子温度の上昇に起因する素子特性
の劣化や信頼性の低下を防止でき、もって、実用的な I
I-VI族化合物半導体層などを用いた半導体装置が得られ
るようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の基本
構成を示す概念図。
【図２】ｎ型ＺｎＳｅ層の有無の違いによるｐ型ＺｎＳ
ｅ層表面からの距離とアクセプタ濃度との関係を示す特
性図
【図３】本発明の第２の実施例に係る半導体装置（半導
体レーザ）の概略構造を示す断面図
【図４】本発明の第３の実施例に係る半導体装置（発光
ダイオード）の概略構成を示す断面図
【図５】本発明の第４の実施例に係る半導体装置（半導
体レーザ）の概略構成を示す断面図
【図６】ＺｎＳｅ／ＺｎＴｅＳｅ／ＺｎＴｅ超格子の構
造図
【図７】電流阻止層の厚さと最高動作温度との関係を示
す特性図
【図８】ｐ側電極の幅と最高動作温度の関係を特性図
【図９】本発明の第５の実施例に係る半導体装置（半導
体レーザ）の概略構成を示す斜視図
【図１０】本発明の第５の実施例に係る半導体装置（半
導体レーザ）の概略構成を示す断面図
【図１１】本発明の第６の実施例に係る半導体装置（半
導体レーザ）の概略構成を示す断面図
【図１２】従来の青緑色半導体レーザ装置の概略構成を
示す断面図
【図１３】本発明の第７の実施例に係る青色発光素子の
概略構成を示す断面図
【図１４】ＺｎＳｅのＸ線ロッキングカーブを示す図
【図１５】ｐ型ＺｎＳｅ中のドーピングプロファイルを
示す図
【図１６】クヌーセンセルシャッターの開閉のタイミン
グを示す図
【図１７】本実施例のＲＥＥＤパターンと従来のそれと
の違いを示す図
【図１８】本実施例の成長状態と従来のそれとの違いを
示す図
【図１９】本実施例の素子寿命と従来のそれとの違いを
示す図
【図２０】本発明の第９の実施例に係る半導体装置（半
導体レーザ）の概略構成を示す断面図
【図２１】本発明の第１０の実施例に係る半導体装置
（半導体レーザ）の概略構成を示す断面図
【図２２】段差の高さと発振閾値電流との関係を特性図
【図２３】本発明の第１１の実施例に係る半導体装置
（発光ダイオード）の概略構成を示す断面図
【図２４】第１１の実施例の変形例を示す断面図
【図２５】本発明の第１２の実施例に係る半導体装置
（発光ダイオード）の概略構成を示す断面図
【図２６】第１２の実施例の変形例を示す断面図
【図２７】本発明の第１３の実施例に係る半導体装置
（半導体レーザ）の概略構成を示す断面図
【図２８】従来の半導体レーザの概略構成を示す断面図
【図２９】本実施例の半導体レーザのＩ−Ｌ曲線と従来
のそれとの違いを示す図
【図３０】本発明の第１４の実施例に係る半導体装置
（半導体レーザ）の概略構成を示す断面図
【図３１】本発明の第１５の実施例に係る半導体装置
（半導体レーザ）の概略構成を示す断面図
【図３２】本発明の第８の実施例に係る青色発光素子の
概略構成を示す断面図
【図３３】発振波長と注入電流との関係を示す特性図
【符号の説明】
１０１…ｐ型ＺｎＳｅ層（第１導電型の半導体層） １０２…ｎ型ＺｎＳｅ層（第２導電型の半導体層） １０３…金属電極（電極） １５１…ｎ型ＧａＡｓ基板 １５２…ｎ型ＧａＡｓバッファ層 １５３…ｎ型ＩｎＧａＡｌＰバッファ層 １５４…ｎ型ＺｎＳｅバッファ層 １５５…ｎ型ＺｎＭｇＳｅＳクラッド層 １５６…ＺｎＭｇＳｅＳ光ガイド層 １５７…ＣｄＺｎＳｅＳ単一量子井戸活性層（発光層） １５８…ＺｎＭｇＳｅＳ光ガイド層 １５９…ｐ型ＺｎＭｇＳｅＳクラッド層 １６０…ｐ型ＺｎＳｅＳ埋め込みコンタクト層（半導体
コンタクト層） １６１…ｎ型ＺｎＭｇＳｅＳ電流阻止層（第２導電型の
半導体電流阻止層） １６２…ｐ型ＺｎＳｅＳ埋め込み層（第１導電型の半導
体埋め込み層） １６３…超格子層 １６４…ｐ型ＺｎＴｅオーミックコンタクト層 １６５…ｐ側電極（電極） １６６…ｎ側電極 １３１…ｐ型ＧａＡｓ基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 真司 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 パーブルック・ピーター 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 波多腰 玄一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体層と、 この第１導電型の半導体層の表面の一部を覆う第２導電
    型の半導体層と、 この第２導電型の半導体層により覆われていない部分の
    前記第１導電型の半導体層の表面および前記第２導電型
    の半導体層の表面にコンタクトする電極とを具備してな
    り、 前記半導体層が II-VI族化合物半導体または窒素を含む
    III-V族化合物半導体からなることを特徴とする半導体
    装置。
  2. 【請求項２】第１導電型の半導体層と、 この第１導電型の半導体層の表面の一部を覆う第２導電
    型の半導体層と、 この第２導電型の半導体層により覆われていない部分の
    前記第１導電型の半導体層の表面および前記第２導電型
    の半導体層の表面にコンタクトする電極とを具備してな
    り、 前記半導体層が II-VI族化合物半導体または窒素を含む
    III-V族化合物半導体からなり、 前記電極とコンタクトする部分の前記第１導電型の半導
    体層が、第１導電型の半導体層を形成した後、前記電極
    とコンタクトする表面部分を除去して形成された凹部で
    あることを特徴とする半導体装置。
  3. 【請求項３】発光層上に形成された第１導電型の半導体
    コンタクト層と、 この半導体コンタクト層上に形成され、開口部を有する
    第２導電型の半導体電流阻止層と、 この半導体電流阻止層および前記半導体コンタクト層上
    に形成され、且つ前記開口部を介して半導体コンタクト
    層にコンタクトする第１導電型の半導体埋め込み層と、 この半導体埋め込み層に設けられた電極とを具備してな
    り、 前記半導体コンタクト層、前記半導体電流阻止層および
    半導体埋め込み層が II-VI族化合物半導体または窒素を
    含む III-V族化合物半導体からなることを特徴とする半
    導体装置。
  4. 【請求項４】前記 II-VI族化合物半導体がＺｎＳｅであ
    ることを特徴とする請求項１〜請求項３のいずれかに記
    載の半導体装置。
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