JPH07231079A - 固体撮像装置およびその製造方法 - Google Patents
固体撮像装置およびその製造方法Info
- Publication number
- JPH07231079A JPH07231079A JP6019350A JP1935094A JPH07231079A JP H07231079 A JPH07231079 A JP H07231079A JP 6019350 A JP6019350 A JP 6019350A JP 1935094 A JP1935094 A JP 1935094A JP H07231079 A JPH07231079 A JP H07231079A
- Authority
- JP
- Japan
- Prior art keywords
- region
- vertical
- transfer
- group
- ccd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000004888 barrier function Effects 0.000 claims abstract description 45
- 238000003384 imaging method Methods 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 30
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 244000144992 flock Species 0.000 claims 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 101100115215 Caenorhabditis elegans cul-2 gene Proteins 0.000 abstract description 13
- 230000035945 sensitivity Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 95
- 238000005036 potential barrier Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 230000000994 depressogenic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000001444 catalytic combustion detection Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
- H01L27/14843—Interline transfer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】埋め込みチャネルＣＣＤで構成された電荷転送
撮像装置において、垂直ＣＣＤの最大転送電荷量の確保
と水平ＣＣＤの転送効率の向上を同時に実現するインタ
ーライン型ＣＣＤ撮像装置を得る。さらに垂直ＣＣＤか
ら水平ＣＣＤへの転送において、信号電荷の転送不良を
防ぐ。 【構成】垂直ＣＣＤと水平ＣＣＤとに異なるウエル層が
形成されており、水平ＣＣＤに形成される第１のウエル
層のエッジが、垂直ＣＣＤ最終電極と水平ＣＣＤ電極の
間にあるトランスファー電極の上端にあり、垂直ＣＣＤ
最終電極下で水平ＣＣＤとは反対側の表面領域にはバリ
ア層が形成される。また、垂直ＣＣＤ最終電極の一つ手
前の電極下で、垂直ＣＣＤのチャネル幅が水平ＣＣＤ方
向に向かって広がる形状をなしている。さらに、垂直Ｃ
ＣＤ最終電極下のバリア層を、垂直ＣＣＤ最終電極の一
つ手前の電極に対して自己整合法によって形成してい
る。
撮像装置において、垂直ＣＣＤの最大転送電荷量の確保
と水平ＣＣＤの転送効率の向上を同時に実現するインタ
ーライン型ＣＣＤ撮像装置を得る。さらに垂直ＣＣＤか
ら水平ＣＣＤへの転送において、信号電荷の転送不良を
防ぐ。 【構成】垂直ＣＣＤと水平ＣＣＤとに異なるウエル層が
形成されており、水平ＣＣＤに形成される第１のウエル
層のエッジが、垂直ＣＣＤ最終電極と水平ＣＣＤ電極の
間にあるトランスファー電極の上端にあり、垂直ＣＣＤ
最終電極下で水平ＣＣＤとは反対側の表面領域にはバリ
ア層が形成される。また、垂直ＣＣＤ最終電極の一つ手
前の電極下で、垂直ＣＣＤのチャネル幅が水平ＣＣＤ方
向に向かって広がる形状をなしている。さらに、垂直Ｃ
ＣＤ最終電極下のバリア層を、垂直ＣＣＤ最終電極の一
つ手前の電極に対して自己整合法によって形成してい
る。
Description
【０００１】
【産業上の利用分野】本発明は固体撮像装置およびその
製造方法に関し、特に電荷結合素子（ＣＣＤ）を有する
固体撮像装置およびその製造方法に関する。
製造方法に関し、特に電荷結合素子（ＣＣＤ）を有する
固体撮像装置およびその製造方法に関する。
【０００２】
【従来の技術】カメラ等に用いられる二次元のＣＣＤ型
固体撮像装置には、信号電荷を一旦メモリ領域に転送し
てから読み出すタイプのフレームインターライン型（以
下、ＦＩＴ型ＣＣＤ装置という）と、メモリ領域を持た
ず、信号電荷を順次読み出すタイプのインターライン型
（以下、ＩＴ型ＣＣＤ装置という）とがある。特に、最
近、ハイビジョンの一方式であるＨＤＴＶ方式に対応し
た二次元ＣＣＤ型固体撮像装置の開発が盛んに行われて
いる。
固体撮像装置には、信号電荷を一旦メモリ領域に転送し
てから読み出すタイプのフレームインターライン型（以
下、ＦＩＴ型ＣＣＤ装置という）と、メモリ領域を持た
ず、信号電荷を順次読み出すタイプのインターライン型
（以下、ＩＴ型ＣＣＤ装置という）とがある。特に、最
近、ハイビジョンの一方式であるＨＤＴＶ方式に対応し
た二次元ＣＣＤ型固体撮像装置の開発が盛んに行われて
いる。
【０００３】図８は、一般的なＨＤＴＶ方式いのけるＦ
ＩＴ型ＣＣＤ装置の概略平面図、図９は、垂直ＣＣＤと
水平ＣＣＤとの接続部詳細平面図である。画素に相当す
る光電変換部１が複数、マトリクス状に配置される。各
画素関は、素子分離領域７によって分離されている。光
電変換部１の列間には、撮像領域の垂直ＣＣＤ３が配置
され、読み出しゲート２を介して接続されている。以上
の領域が撮像領域となる。垂直ＣＣＤ３の出力端はメモ
リ領域の垂直ＣＣＤ４に接続される。メモリ領域いは、
光電変換部１および読み出しゲート２がなく、垂直ＣＣ
Ｄ転送電極１１ａ，１１ｂが設けられる。垂直ＣＣＤ４
の出力端には、垂直ＣＣＤ最終電極８及びトランスファ
ゲート９を介して水平ＣＣＤ５が接続される。水平ＣＣ
Ｄ５の出力端には、電荷検出部６が設けられ、信号電荷
を画像信号として出力する。垂直ＣＣＶ３，垂直ＣＣＤ
４及び水平ＣＣＤ５は、ともにＰ型ウエル層２３に形成
されており、その上部には、それぞれ、垂直ＣＣＤ転送
電極１１ａ，１１ｂあるいは水平ＣＣＤ転送電極１２
ａ，１２ｂが儲けられている。但し、撮像領域の垂直Ｃ
ＣＤ転送電極は、煩雑さを避けるため図示していない。
ＩＴ型ＣＣＤ装置の概略平面図、図９は、垂直ＣＣＤと
水平ＣＣＤとの接続部詳細平面図である。画素に相当す
る光電変換部１が複数、マトリクス状に配置される。各
画素関は、素子分離領域７によって分離されている。光
電変換部１の列間には、撮像領域の垂直ＣＣＤ３が配置
され、読み出しゲート２を介して接続されている。以上
の領域が撮像領域となる。垂直ＣＣＤ３の出力端はメモ
リ領域の垂直ＣＣＤ４に接続される。メモリ領域いは、
光電変換部１および読み出しゲート２がなく、垂直ＣＣ
Ｄ転送電極１１ａ，１１ｂが設けられる。垂直ＣＣＤ４
の出力端には、垂直ＣＣＤ最終電極８及びトランスファ
ゲート９を介して水平ＣＣＤ５が接続される。水平ＣＣ
Ｄ５の出力端には、電荷検出部６が設けられ、信号電荷
を画像信号として出力する。垂直ＣＣＶ３，垂直ＣＣＤ
４及び水平ＣＣＤ５は、ともにＰ型ウエル層２３に形成
されており、その上部には、それぞれ、垂直ＣＣＤ転送
電極１１ａ，１１ｂあるいは水平ＣＣＤ転送電極１２
ａ，１２ｂが儲けられている。但し、撮像領域の垂直Ｃ
ＣＤ転送電極は、煩雑さを避けるため図示していない。
【０００４】次に、この動作を説明する。所定の期間に
撮像領域に入射した光は、光電変換部１にて変換、蓄積
され、その光量に応じた信号電荷となる。垂直ブランキ
ング期間中に読み出しゲート２をオンさせ、対応する撮
像領域の垂直ＣＣＤ３に信号電荷を読み出す。次に、垂
直ＣＣＤ転送電極（図示せず）に数百ｋＨｚ〜１ＭＨｚ
程度の駆動パルスを印加し、その毎に信号電荷が転送電
極１段（１ラインに相当）分ずつ順次メモリ領域の垂直
ＣＣＤ４へと並列に転送される。その後、水平ブランキ
ング期間中に、垂直ＣＣＤ４の垂直ＣＣＤ転送電極１１
ａ，１１ｂに同様に駆動パルスを印加し、１００〜３０
０ｋＨｚの駆動周波数で１段ずつ、信号電荷を順次水平
ＣＣＤへと並列に転送する。水平ＣＣＤ５は、垂直ＣＣ
Ｄ４から転送されてきた信号電荷を、１段分ずつ、水平
ＣＣＤ転送電極１２ａ，１２ｂを用いて３７〜７４ＭＨ
ｚで電荷検出部６へと順次転送する。電荷検出部６は、
信号電荷を電圧に変換し、時系列の映像信号として出力
する。
撮像領域に入射した光は、光電変換部１にて変換、蓄積
され、その光量に応じた信号電荷となる。垂直ブランキ
ング期間中に読み出しゲート２をオンさせ、対応する撮
像領域の垂直ＣＣＤ３に信号電荷を読み出す。次に、垂
直ＣＣＤ転送電極（図示せず）に数百ｋＨｚ〜１ＭＨｚ
程度の駆動パルスを印加し、その毎に信号電荷が転送電
極１段（１ラインに相当）分ずつ順次メモリ領域の垂直
ＣＣＤ４へと並列に転送される。その後、水平ブランキ
ング期間中に、垂直ＣＣＤ４の垂直ＣＣＤ転送電極１１
ａ，１１ｂに同様に駆動パルスを印加し、１００〜３０
０ｋＨｚの駆動周波数で１段ずつ、信号電荷を順次水平
ＣＣＤへと並列に転送する。水平ＣＣＤ５は、垂直ＣＣ
Ｄ４から転送されてきた信号電荷を、１段分ずつ、水平
ＣＣＤ転送電極１２ａ，１２ｂを用いて３７〜７４ＭＨ
ｚで電荷検出部６へと順次転送する。電荷検出部６は、
信号電荷を電圧に変換し、時系列の映像信号として出力
する。
【０００５】ところで、ＨＤＴＶ方式では、現行の標準
型テレビ方式（例えはＮＴＳＣ方式）と比べ、必要な画
素数が１３０万〜２００万画素と、５倍〜８倍必要とさ
れる。多画素化してもデバイスを大きくできないため、
単位画素面積を縮小してきた。このため、光電変換部の
面積が小さくなり、感度が低下してしまう。また、垂直
ＣＣＤの面積も小さくなるため、最大転送信号電荷量も
減少し、撮像装置のダイナミックレンジが制限される。
感度を高くするには光電変換部の面積を広くすればよい
が、その分、垂直ＣＣＤの面積を小さくしなければなら
ない。
型テレビ方式（例えはＮＴＳＣ方式）と比べ、必要な画
素数が１３０万〜２００万画素と、５倍〜８倍必要とさ
れる。多画素化してもデバイスを大きくできないため、
単位画素面積を縮小してきた。このため、光電変換部の
面積が小さくなり、感度が低下してしまう。また、垂直
ＣＣＤの面積も小さくなるため、最大転送信号電荷量も
減少し、撮像装置のダイナミックレンジが制限される。
感度を高くするには光電変換部の面積を広くすればよい
が、その分、垂直ＣＣＤの面積を小さくしなければなら
ない。
【０００６】そのため、垂直ＣＣＤの単位面積当たりの
最大転送電荷量を大きくする必要がでてきた。そこで出
願人は、垂直ＣＣＤと水平ＣＣＤとで従来共通してきた
Ｐ型ウエル層２３を、別々に設計しようと考えた。すな
わち、垂直ＣＣＤ３及び垂直ＣＣＤ４は、単位面積当た
り転送できる電荷量を多く確保するため、Ｐ型ウエル層
の不純物濃度を高く、かつ、接合深さを浅く形成する。
ただし、不純物濃度を高めるほど電荷転送方向の電界が
弱まるため、高速な転送においては電荷の転送残りが生
じてしまうので、トレードオフの関係にはあるが。一
方、水平ＣＣＤ５は、転送周波数が上述のように３７〜
７４ＭＨｚであり、ＨＴＳＣ方式の２〜４倍という高速
動作が必要となる。このため、水平ＣＣＤ５は、高速転
送においても高い転送効率が得られるよう、電荷転送方
向の電界が強くなるように、Ｐ型ウエル層の不純物濃度
を低く、かつ、接合深さを深くする。
最大転送電荷量を大きくする必要がでてきた。そこで出
願人は、垂直ＣＣＤと水平ＣＣＤとで従来共通してきた
Ｐ型ウエル層２３を、別々に設計しようと考えた。すな
わち、垂直ＣＣＤ３及び垂直ＣＣＤ４は、単位面積当た
り転送できる電荷量を多く確保するため、Ｐ型ウエル層
の不純物濃度を高く、かつ、接合深さを浅く形成する。
ただし、不純物濃度を高めるほど電荷転送方向の電界が
弱まるため、高速な転送においては電荷の転送残りが生
じてしまうので、トレードオフの関係にはあるが。一
方、水平ＣＣＤ５は、転送周波数が上述のように３７〜
７４ＭＨｚであり、ＨＴＳＣ方式の２〜４倍という高速
動作が必要となる。このため、水平ＣＣＤ５は、高速転
送においても高い転送効率が得られるよう、電荷転送方
向の電界が強くなるように、Ｐ型ウエル層の不純物濃度
を低く、かつ、接合深さを深くする。
【０００７】図１０は、Ｐ型ウエル層を別々に設計し
た、垂直ＣＣＤと水平ＣＣＤとの接続部平面図である。
図１１（ａ）は、そのＤ−Ｄ′断面図である。図１１
（ｂ）は、その断面におけるポテンシャルプロファイル
を示した図である。図１０では、煩雑さを避けるため
に、垂直ＣＣＤ転送電極１１ａ，１１ｂ，水平ＣＣＤ転
送電極１２ａ，図示していない。垂直ＣＣＤ側のＰ型ウ
エル層１６は、撮像領域及びメモリ領域に形成され、そ
の先端はトランスファゲート９まで延ばされている。一
方、水平ＣＣＤ側のＰ型ウエル層１５は、Ｐ型ウエル層
１６と接続するため、これとオーバーラップするよう
に、垂直ＣＣＤ最終電極１８まで延ばされている（図１
０）。その断面構造は、図１１（ａ）のように、Ｎ型半
導体基板１４の一主面に、Ｐ型ウエル層１６及びＰ型ウ
エル層１５が形成され、その上にＮ型埋め込み層が設け
られる。絶縁膜を介して、垂直ＣＣＤ最終電極８及びト
ランスファゲート９が隣接して設けられる。垂直ＣＣＤ
最終電極８の右側には、垂直ＣＣＤ４の垂直ＣＣＤ転送
電極が複数段並ぶ。トランスファゲート９の左側は水平
ＣＣＤ５であり、水平ＣＣＤ転送電極が紙面の法線方向
に複数段並ぶ。ここで、Ｐ型ウエル層１６を、例えば不
純物濃度５×１０15〜１×１０16ｃｍ-3、接合深さを２
〜３μｍとし、Ｐ型ウエル層１５を、不純物濃度１×１
０15〜２×１０15ｃｍ-3、接合深さを４〜５μｍとす
る。
た、垂直ＣＣＤと水平ＣＣＤとの接続部平面図である。
図１１（ａ）は、そのＤ−Ｄ′断面図である。図１１
（ｂ）は、その断面におけるポテンシャルプロファイル
を示した図である。図１０では、煩雑さを避けるため
に、垂直ＣＣＤ転送電極１１ａ，１１ｂ，水平ＣＣＤ転
送電極１２ａ，図示していない。垂直ＣＣＤ側のＰ型ウ
エル層１６は、撮像領域及びメモリ領域に形成され、そ
の先端はトランスファゲート９まで延ばされている。一
方、水平ＣＣＤ側のＰ型ウエル層１５は、Ｐ型ウエル層
１６と接続するため、これとオーバーラップするよう
に、垂直ＣＣＤ最終電極１８まで延ばされている（図１
０）。その断面構造は、図１１（ａ）のように、Ｎ型半
導体基板１４の一主面に、Ｐ型ウエル層１６及びＰ型ウ
エル層１５が形成され、その上にＮ型埋め込み層が設け
られる。絶縁膜を介して、垂直ＣＣＤ最終電極８及びト
ランスファゲート９が隣接して設けられる。垂直ＣＣＤ
最終電極８の右側には、垂直ＣＣＤ４の垂直ＣＣＤ転送
電極が複数段並ぶ。トランスファゲート９の左側は水平
ＣＣＤ５であり、水平ＣＣＤ転送電極が紙面の法線方向
に複数段並ぶ。ここで、Ｐ型ウエル層１６を、例えば不
純物濃度５×１０15〜１×１０16ｃｍ-3、接合深さを２
〜３μｍとし、Ｐ型ウエル層１５を、不純物濃度１×１
０15〜２×１０15ｃｍ-3、接合深さを４〜５μｍとす
る。
【０００８】ところが、このように異なるウエル層をオ
ーバーラップさせると、ウエル層が単層であった場合に
比べて、０．５Ｖ程度のポテンシャルバリアを生じる
（図７ｃ）。電荷転送方向からみると、オーバーラップ
部にてポテンシャルが急に持ち上がり、ピークとなり、
低いポテンシャルと降下する。信号電荷を垂直ＣＣＤか
ら水平ＣＣＤに転送するためには、このポテンシャルバ
リアを超えなさせねばならない。ところが、電子は、常
温における電子の熱起電力（２６ｍＶ）より大きなポテ
ンシャル差を超えることができない。ところが、ポテン
シャルバリアは０．５Ｖもあるため、これを超えること
ができず、結果的に信号電荷は転送不良となってしま
う。
ーバーラップさせると、ウエル層が単層であった場合に
比べて、０．５Ｖ程度のポテンシャルバリアを生じる
（図７ｃ）。電荷転送方向からみると、オーバーラップ
部にてポテンシャルが急に持ち上がり、ピークとなり、
低いポテンシャルと降下する。信号電荷を垂直ＣＣＤか
ら水平ＣＣＤに転送するためには、このポテンシャルバ
リアを超えなさせねばならない。ところが、電子は、常
温における電子の熱起電力（２６ｍＶ）より大きなポテ
ンシャル差を超えることができない。ところが、ポテン
シャルバリアは０．５Ｖもあるため、これを超えること
ができず、結果的に信号電荷は転送不良となってしま
う。
【０００９】そこで、出願人は、転送不良を無くすため
に、ポテンシャルバリアをみかけ上２６ｍＶよりも小さ
くする工夫を発案し、既に出願している（特願平４−９
５１１０）。これを要約すれば、ウエル層オーバーラッ
プ部を長くし、かつ、濃度勾配をつけ、ポテンシャル勾
配を緩やかにすることにより、１つの転送電極が受け持
つポテンシャル差を２６ｍＶよりも小さくする。そし
て、数多くの転送電極を用いて信号電荷をリレーするよ
うにして、０．５Ｖのポテンシャルバリアを超えさせ
る。そのため、メモリ領域を転送電極直下に、水平ＣＣ
Ｄのウエル層を垂直ＣＣＤ側に向かって先細りに深く食
い込ませたというものである。
に、ポテンシャルバリアをみかけ上２６ｍＶよりも小さ
くする工夫を発案し、既に出願している（特願平４−９
５１１０）。これを要約すれば、ウエル層オーバーラッ
プ部を長くし、かつ、濃度勾配をつけ、ポテンシャル勾
配を緩やかにすることにより、１つの転送電極が受け持
つポテンシャル差を２６ｍＶよりも小さくする。そし
て、数多くの転送電極を用いて信号電荷をリレーするよ
うにして、０．５Ｖのポテンシャルバリアを超えさせ
る。そのため、メモリ領域を転送電極直下に、水平ＣＣ
Ｄのウエル層を垂直ＣＣＤ側に向かって先細りに深く食
い込ませたというものである。
【００１０】図１２，１３に垂直ＣＣＤと水平ＣＣＤと
の接続部詳細平面図を示す。図１０と比較すると、Ｐ型
ウエル層１５の代わりに、垂直ＣＣＤ側に先細りに深く
入り込むようテーパ部を設けたＰ型ウエル層１３にした
ことが異なっている。Ｐ型ウエル層１３は、水平ＣＣＤ
の領域ではＰ型ウエル層１５と同じであるが、トランス
ファゲート９付近で分岐し、メモリ領域の各垂直ＣＣＤ
４に対応して先細りに形成される。分岐した位置から先
端までの長さＬは、１段の転送電極が担うポテンシャル
差が２６ｍＶよりも小さくなるよう決定される（図１
２）。これにメモリ領域の垂直転送電極１１ａ，１１ｂ
を重ねて描くと、図１３になるようになる。
の接続部詳細平面図を示す。図１０と比較すると、Ｐ型
ウエル層１５の代わりに、垂直ＣＣＤ側に先細りに深く
入り込むようテーパ部を設けたＰ型ウエル層１３にした
ことが異なっている。Ｐ型ウエル層１３は、水平ＣＣＤ
の領域ではＰ型ウエル層１５と同じであるが、トランス
ファゲート９付近で分岐し、メモリ領域の各垂直ＣＣＤ
４に対応して先細りに形成される。分岐した位置から先
端までの長さＬは、１段の転送電極が担うポテンシャル
差が２６ｍＶよりも小さくなるよう決定される（図１
２）。これにメモリ領域の垂直転送電極１１ａ，１１ｂ
を重ねて描くと、図１３になるようになる。
【００１１】図１４（ａ）は、図１２のＢ−Ｂ′断面図
である。Ｐ型ウエル層１６は、先と変わらない。Ｐ型ウ
エル層１３の不純物濃度及び接合深さは、水平ＣＣＤ５
においては、先のＰ型ウエル層１５と同じである。しか
し、平面形状での分岐点から長さＬだけ垂直ＣＣＤ側に
深く入り込むにつれ、接合深さが浅く、不純物濃度が低
くなる。不純物濃度が低くなる理由は、Ｐ型不純物をイ
オン注入した時点では不純物濃度がウエル層内で均一な
のだが、先端部が狭くなっているため、熱処理にて不純
物が周囲に拡散してしまうからである。
である。Ｐ型ウエル層１６は、先と変わらない。Ｐ型ウ
エル層１３の不純物濃度及び接合深さは、水平ＣＣＤ５
においては、先のＰ型ウエル層１５と同じである。しか
し、平面形状での分岐点から長さＬだけ垂直ＣＣＤ側に
深く入り込むにつれ、接合深さが浅く、不純物濃度が低
くなる。不純物濃度が低くなる理由は、Ｐ型不純物をイ
オン注入した時点では不純物濃度がウエル層内で均一な
のだが、先端部が狭くなっているため、熱処理にて不純
物が周囲に拡散してしまうからである。
【００１２】テーパ部の長さＬは、転送電極のゲート長
にもよるが、数１０〜数１００μｍとすればよい。転送
電極１段分のポテンシャル差を２０ｍＶとすると、転送
電極数にして２５以上、画素数にして１３画素以上あれ
ばよい。この長さＬは約１００μｍに相当する。１イン
チフォーマットのＨＤＴＶ対応ＦＩＴ型ＣＣＤ装置は、
２５０画素分の信号電荷を蓄積し、これを転送するため
２倍の５００転送電極をメモリ領域に設けているため、
ここに１００μｍのオーバーラップ部を設けることには
何の問題もない。この結果、信号電荷が０．５Ｖのポテ
ンシャルバリアを超えて水平ＣＣＤに転送できた。図１
４（ｂ）は、そのポテンシャルプロファイル図である。
にもよるが、数１０〜数１００μｍとすればよい。転送
電極１段分のポテンシャル差を２０ｍＶとすると、転送
電極数にして２５以上、画素数にして１３画素以上あれ
ばよい。この長さＬは約１００μｍに相当する。１イン
チフォーマットのＨＤＴＶ対応ＦＩＴ型ＣＣＤ装置は、
２５０画素分の信号電荷を蓄積し、これを転送するため
２倍の５００転送電極をメモリ領域に設けているため、
ここに１００μｍのオーバーラップ部を設けることには
何の問題もない。この結果、信号電荷が０．５Ｖのポテ
ンシャルバリアを超えて水平ＣＣＤに転送できた。図１
４（ｂ）は、そのポテンシャルプロファイル図である。
【００１３】
【発明が解決しようとする課題】ところが、ＦＩＴ型Ｃ
ＣＤ装置は、撮像領域に加えてメモリ領域が必要であ
る。メモリ領域は、光電変換部こそ設けられないもの
の、垂直ＣＣＤ転送電極は撮像領域と等しく必要である
ため、チップサイズが大きくなってしまう。よって、ウ
エラ１枚当たりで得られるチップ数が少なく、また、製
造時のパーティクル汚染などによるキズや、各素子部が
不均一になって画像が乱れるなどといった不良品が発生
し易く、ＣＣＤ装置としての性能が悪くなったり、歩留
りの点で不利である。したがって、コスト高となってし
まう。
ＣＤ装置は、撮像領域に加えてメモリ領域が必要であ
る。メモリ領域は、光電変換部こそ設けられないもの
の、垂直ＣＣＤ転送電極は撮像領域と等しく必要である
ため、チップサイズが大きくなってしまう。よって、ウ
エラ１枚当たりで得られるチップ数が少なく、また、製
造時のパーティクル汚染などによるキズや、各素子部が
不均一になって画像が乱れるなどといった不良品が発生
し易く、ＣＣＤ装置としての性能が悪くなったり、歩留
りの点で不利である。したがって、コスト高となってし
まう。
【００１４】これに対し、ＩＴ難ＣＣＤ装置は、メモリ
領域を持たないため、チップサイズを小さくできる。よ
って、ウエハ１枚当たりで得られるチップ数が大幅に増
える。さらに、メモリ領域の垂直ＣＣＤ転送電極が不要
なため、１チップ当たり、製造工程の均一性やパーティ
クルなどの影響を受け難くなるので、歩留りが向上す
る。よって、コストが低くなり、安価に市場に提供でき
るというメリットがある。
領域を持たないため、チップサイズを小さくできる。よ
って、ウエハ１枚当たりで得られるチップ数が大幅に増
える。さらに、メモリ領域の垂直ＣＣＤ転送電極が不要
なため、１チップ当たり、製造工程の均一性やパーティ
クルなどの影響を受け難くなるので、歩留りが向上す
る。よって、コストが低くなり、安価に市場に提供でき
るというメリットがある。
【００１５】そこで、ＩＴ型ＣＣＤ装置も、ＦＩＴ型Ｃ
ＣＤ装置と同様に、垂直ＣＣＤと水平ＣＣＤとでウエル
層を別々に設計し、高速転送においても高い転送高率が
得られるようにしたい。ところが、ＩＴ型ＣＣＤ装置
は、メモリ領域を持たないため、転送不良をなくすのに
十分なテーパ部を設ける余裕がない。図５は、ＩＴ型Ｃ
ＣＤ装置の概略平面図である。撮像領域の垂直ＣＣＤ３
が、メモリ領域を介することなく直接水平ＣＣＤ５に結
合されている。図６は、垂直ＣＣＤと水平ＣＣＤとの接
続部平面図である。ＩＣ型ＣＣＤ装置は、メモリ領域を
持たないが、撮像領域と垂直ＣＣＤ最終電極８との間に
転送電極２５ａ，２５ｂを通常数段有している。これら
の転送電極を設けた領域に、Ｐ型ウエル層２６のテーパ
部を設けると、テーパ部の長さＬは、５０μｍ程度しか
取ることができない。その理由は、転送電極の段数が、
垂直ブランキング期間内に空転送できるライン数で決定
されているからである。垂直ブランキング期間は、テレ
ビ方式と有効走査線数によって決定されるものである。
転送電極の段数は、最大でも１０段前後しか設けられな
い。ところが、テーパ部でポテンシャルバリアの勾配を
転送不良の無いように十分小さくするには、少なくとも
Ｌを１００μｍ以上取る必要がある。しかし、転送電極
の段数が制限されているため、その長さを確保できな
い。よって、転送電極１段分のポテンシャル差が２６ｍ
Ｖよりも大きくなってしまい、転送不良となってしまう
（図７）。
ＣＤ装置と同様に、垂直ＣＣＤと水平ＣＣＤとでウエル
層を別々に設計し、高速転送においても高い転送高率が
得られるようにしたい。ところが、ＩＴ型ＣＣＤ装置
は、メモリ領域を持たないため、転送不良をなくすのに
十分なテーパ部を設ける余裕がない。図５は、ＩＴ型Ｃ
ＣＤ装置の概略平面図である。撮像領域の垂直ＣＣＤ３
が、メモリ領域を介することなく直接水平ＣＣＤ５に結
合されている。図６は、垂直ＣＣＤと水平ＣＣＤとの接
続部平面図である。ＩＣ型ＣＣＤ装置は、メモリ領域を
持たないが、撮像領域と垂直ＣＣＤ最終電極８との間に
転送電極２５ａ，２５ｂを通常数段有している。これら
の転送電極を設けた領域に、Ｐ型ウエル層２６のテーパ
部を設けると、テーパ部の長さＬは、５０μｍ程度しか
取ることができない。その理由は、転送電極の段数が、
垂直ブランキング期間内に空転送できるライン数で決定
されているからである。垂直ブランキング期間は、テレ
ビ方式と有効走査線数によって決定されるものである。
転送電極の段数は、最大でも１０段前後しか設けられな
い。ところが、テーパ部でポテンシャルバリアの勾配を
転送不良の無いように十分小さくするには、少なくとも
Ｌを１００μｍ以上取る必要がある。しかし、転送電極
の段数が制限されているため、その長さを確保できな
い。よって、転送電極１段分のポテンシャル差が２６ｍ
Ｖよりも大きくなってしまい、転送不良となってしまう
（図７）。
【００１６】仮に、転送電極間隔を長くし、Ｌを１００
μｍ以上確保したとすると、確かに、転送不良はなくな
るかもしれない。ところが、間隔を長くした分だけ、チ
ップサイズが大きくなるばかりでなく、転送速度が遅く
なってしまう。これでは、ＩＴ型ＣＣＤ装置の利点が損
なわれてしまう。
μｍ以上確保したとすると、確かに、転送不良はなくな
るかもしれない。ところが、間隔を長くした分だけ、チ
ップサイズが大きくなるばかりでなく、転送速度が遅く
なってしまう。これでは、ＩＴ型ＣＣＤ装置の利点が損
なわれてしまう。
【００１７】そこで、テーパ部を撮像領域の垂直ＣＣＤ
３まで延ばすとどうであろうか。この場合、テーパ部の
Ｐ型不純物が撮像領域に拡散することになるので、撮像
領域の不純物プロファイルが一定ではなくなってしま
う。その結果、感度が一定にならず、撮像装置としてこ
の欠点は致命的である。
３まで延ばすとどうであろうか。この場合、テーパ部の
Ｐ型不純物が撮像領域に拡散することになるので、撮像
領域の不純物プロファイルが一定ではなくなってしま
う。その結果、感度が一定にならず、撮像装置としてこ
の欠点は致命的である。
【００１８】本発明の目的は、ＩＴ型ＣＣＤ装置におい
ても、その利点を損なうことなく転送不良をなくすこと
である。
ても、その利点を損なうことなく転送不良をなくすこと
である。
【００１９】
【課題を解決するための手段】本発明の固体撮像装置
は、半導体基板上に行列に配置され、光を電荷に変換す
る撮像素子群と、前記撮像素子群の行間に形成された一
導電型の第１領域と、その上部に設けられた複数のゲー
ト電極とからなり、生成した電荷群を列単位で垂直方向
に転送する垂直電荷転送素子群と、前記垂直電荷転送素
子群の転送方向終端に結合された一導電型の第２領域
と、その上部に設けられた複数のゲート電極とからな
り、前記垂直電荷転送素子群から転送されてきた前記電
荷群を行単位で水平方向に転送する水平電荷転送素子群
とを有する固体撮像装置において、前記第１領域と前記
第２領域とが重なる領域において、前記第２領域が前記
第１領域側へ伸びるにつれ、ポテンシャルが次第に浅く
なる構造にしたことを特徴とする。
は、半導体基板上に行列に配置され、光を電荷に変換す
る撮像素子群と、前記撮像素子群の行間に形成された一
導電型の第１領域と、その上部に設けられた複数のゲー
ト電極とからなり、生成した電荷群を列単位で垂直方向
に転送する垂直電荷転送素子群と、前記垂直電荷転送素
子群の転送方向終端に結合された一導電型の第２領域
と、その上部に設けられた複数のゲート電極とからな
り、前記垂直電荷転送素子群から転送されてきた前記電
荷群を行単位で水平方向に転送する水平電荷転送素子群
とを有する固体撮像装置において、前記第１領域と前記
第２領域とが重なる領域において、前記第２領域が前記
第１領域側へ伸びるにつれ、ポテンシャルが次第に浅く
なる構造にしたことを特徴とする。
【００２０】また、半導体基板上に行列に配置され、光
を電荷に変換する撮像素子群と、前記撮像素子群の行間
に形成された一導電型の第１領域と、その上部に設けら
れた複数のゲート電極とからなる、生成した電荷群を列
単位で垂直方向に転送する垂直電荷転送素子群と、前記
垂直電荷転送素子群の転送方向終端に結合された一導電
型の第２領域と、その上部に設けられた複数のゲート電
極とからなる、前記垂直電荷転送素子群から転送されて
きた前記電荷群を行単位で前記一方向とは直行する方向
に転送する水平電荷転送素子群とを有する固体撮像装置
において、前記第１領域と前記第２領域とが重なる領域
において、前記第２領域が前記第１領域側へ伸びるにつ
れポテンシャルが漸次浅くなるバリア層を、前記垂直電
荷転送素子群と前記水平電荷転送素子群との間に設けた
ことを特徴とする。
を電荷に変換する撮像素子群と、前記撮像素子群の行間
に形成された一導電型の第１領域と、その上部に設けら
れた複数のゲート電極とからなる、生成した電荷群を列
単位で垂直方向に転送する垂直電荷転送素子群と、前記
垂直電荷転送素子群の転送方向終端に結合された一導電
型の第２領域と、その上部に設けられた複数のゲート電
極とからなる、前記垂直電荷転送素子群から転送されて
きた前記電荷群を行単位で前記一方向とは直行する方向
に転送する水平電荷転送素子群とを有する固体撮像装置
において、前記第１領域と前記第２領域とが重なる領域
において、前記第２領域が前記第１領域側へ伸びるにつ
れポテンシャルが漸次浅くなるバリア層を、前記垂直電
荷転送素子群と前記水平電荷転送素子群との間に設けた
ことを特徴とする。
【００２１】また、一導電型の半導体基板上に、反対導
電型であって第１の不純物濃度と第１の接合深さを有す
る第１のウエル層と、反対導電型であって前記第１の不
純物濃度よりも低い第２の不純物濃度と、前記第１の接
合深さよりも深い第２の接合深さを有する第２のウエル
層とを有し、前記第１及び第２のウエル層をオーバーラ
ップさせ、前記第１のウエル層から前記第のウエル層に
向かって電荷を転送する固体撮像装置において、前記オ
ーバーラップ部に生成するポテンシャルのピーク位置に
前記ポテンシャルが電荷転送方向へ次第に深くなる構造
を設けたことを特徴とする。
電型であって第１の不純物濃度と第１の接合深さを有す
る第１のウエル層と、反対導電型であって前記第１の不
純物濃度よりも低い第２の不純物濃度と、前記第１の接
合深さよりも深い第２の接合深さを有する第２のウエル
層とを有し、前記第１及び第２のウエル層をオーバーラ
ップさせ、前記第１のウエル層から前記第のウエル層に
向かって電荷を転送する固体撮像装置において、前記オ
ーバーラップ部に生成するポテンシャルのピーク位置に
前記ポテンシャルが電荷転送方向へ次第に深くなる構造
を設けたことを特徴とする。
【００２２】本発明の固体撮像装置の製造方法は、半導
体基板の所定領域に一導電型の第１領域を形成する工程
と、前記第１領域と一部重なるように一導電型の第２領
域を形成する工程と、前記第１領域および前記第２領域
上に逆導電型の第３領域を形成する工程と、前記第３領
域上にゲート酸化膜を形成する工程と、前記第１領域上
に離散的に第１垂直転送ゲート群を形成する工程と、第
２垂直転送ゲート群を前記第１垂直転送ゲートとは絶縁
しつつ交互に並ぶよう形成する工程とを有する固体撮像
装置の製造方法において、前記第２領域に最も近い第１
転送ゲートの前記第２領域側端部に自己整合させ、か
つ、これに隣接する前記第２領域側の第２転送ゲート下
に、前記第１領域から前記第２領域に向かってポテンシ
ャルが次第に深くなるようになすバリア層を形成する工
程とを含むことを特徴とする。
体基板の所定領域に一導電型の第１領域を形成する工程
と、前記第１領域と一部重なるように一導電型の第２領
域を形成する工程と、前記第１領域および前記第２領域
上に逆導電型の第３領域を形成する工程と、前記第３領
域上にゲート酸化膜を形成する工程と、前記第１領域上
に離散的に第１垂直転送ゲート群を形成する工程と、第
２垂直転送ゲート群を前記第１垂直転送ゲートとは絶縁
しつつ交互に並ぶよう形成する工程とを有する固体撮像
装置の製造方法において、前記第２領域に最も近い第１
転送ゲートの前記第２領域側端部に自己整合させ、か
つ、これに隣接する前記第２領域側の第２転送ゲート下
に、前記第１領域から前記第２領域に向かってポテンシ
ャルが次第に深くなるようになすバリア層を形成する工
程とを含むことを特徴とする。
【００２３】また、半導体基板の所定領域に一導電型の
第１領域を形成する工程と、前記第１領域と一部重なる
ように一導電型の第２領域を形成する工程と、前記第１
領域および前記第２領域上に逆導電型の第３領域を形成
する工程と、前記第３領域上にゲート酸化膜を形成する
工程と、前記第１領域上に離散的に第１垂直転送ゲート
群を形成する工程と、第２垂直転送ゲート群を前記第１
垂直転送ゲートとは絶縁しつつ交互に並ぶよう形成する
工程と、前記第２領域上に離散的に第１水平転送ゲート
群を形成する工程と、第２水平転送ゲート群を前記第１
水平転送ゲートとは絶縁しつつ交互に並ぶよう形成する
工程とを有する固体撮像装置の製造方法において、前記
第１水平転送ゲート群直下及び前記第２領域に最近接し
た垂直ゲート直下にバリア層を形成する工程とを有する
ことを特徴とする。
第１領域を形成する工程と、前記第１領域と一部重なる
ように一導電型の第２領域を形成する工程と、前記第１
領域および前記第２領域上に逆導電型の第３領域を形成
する工程と、前記第３領域上にゲート酸化膜を形成する
工程と、前記第１領域上に離散的に第１垂直転送ゲート
群を形成する工程と、第２垂直転送ゲート群を前記第１
垂直転送ゲートとは絶縁しつつ交互に並ぶよう形成する
工程と、前記第２領域上に離散的に第１水平転送ゲート
群を形成する工程と、第２水平転送ゲート群を前記第１
水平転送ゲートとは絶縁しつつ交互に並ぶよう形成する
工程とを有する固体撮像装置の製造方法において、前記
第１水平転送ゲート群直下及び前記第２領域に最近接し
た垂直ゲート直下にバリア層を形成する工程とを有する
ことを特徴とする。
【００２４】
【実施例】次に、本発明の実施例を説明する。図１
（ａ）に本発明の実施例１である垂直ＣＣＤと水平ＣＣ
Ｄとの接続部平面図を示す。素子分離領域７で区画され
た光電変換部１が、複数マトリクス状に設けられ、読み
出しゲート２を介して、隣接する垂直ＣＣＤ３に接続さ
れる。垂直ＣＣＤ３は光電変換部１の列間に設けられ
る。以上が撮像領域となる。垂直ＣＣＤ３の出力端は、
数段の転送電極２５ａ（ここでは省略のため１段しか図
示していない）に接続され、垂直ＣＣＤ最終電極８，ト
ランスファゲート９を介して水平ＣＣＤ５に接続され
る。水平ＣＣＤ５の出力端は、電荷検出部６（図示せ
ず）に接続される。素子分離領域７にて区画される垂直
ＣＣＤ３の転送チャネル幅は、垂直ＣＣＤ最終電極８に
向かってテーパをつけ、次第に広がるようにチャネル幅
拡大部１０を設けると、テーパを付けずに階段状に広げ
る場合に比べ、ポテンシャルを低くすることができる。
垂直ＣＣＤ３のＰ型ウエル層１６は、撮像領域の垂直Ｃ
ＣＤ３からトランスファゲート９まで設けられる。水平
ＣＣＤ５のＰ型ウエル層１３は、水平ＣＣＤ５から垂直
ＣＣＤ最終電極８まで設け、先端の平面形状はテーパに
せず、直線状にする。よって、Ｐ型ウエル層１６とＰ型
ウエル層１３とのオーバーラップ部は矩形の平面形状と
なり、その長さＬは１０μｍ程度となる。そして、Ｐ型
ウエル層１３のエッジから垂直ＣＣＤ最終電極の垂直Ｃ
ＣＤ３側のエッジまでの領域には、転送チャネルを横切
るような矩形のバリア層１８が設けられる。
（ａ）に本発明の実施例１である垂直ＣＣＤと水平ＣＣ
Ｄとの接続部平面図を示す。素子分離領域７で区画され
た光電変換部１が、複数マトリクス状に設けられ、読み
出しゲート２を介して、隣接する垂直ＣＣＤ３に接続さ
れる。垂直ＣＣＤ３は光電変換部１の列間に設けられ
る。以上が撮像領域となる。垂直ＣＣＤ３の出力端は、
数段の転送電極２５ａ（ここでは省略のため１段しか図
示していない）に接続され、垂直ＣＣＤ最終電極８，ト
ランスファゲート９を介して水平ＣＣＤ５に接続され
る。水平ＣＣＤ５の出力端は、電荷検出部６（図示せ
ず）に接続される。素子分離領域７にて区画される垂直
ＣＣＤ３の転送チャネル幅は、垂直ＣＣＤ最終電極８に
向かってテーパをつけ、次第に広がるようにチャネル幅
拡大部１０を設けると、テーパを付けずに階段状に広げ
る場合に比べ、ポテンシャルを低くすることができる。
垂直ＣＣＤ３のＰ型ウエル層１６は、撮像領域の垂直Ｃ
ＣＤ３からトランスファゲート９まで設けられる。水平
ＣＣＤ５のＰ型ウエル層１３は、水平ＣＣＤ５から垂直
ＣＣＤ最終電極８まで設け、先端の平面形状はテーパに
せず、直線状にする。よって、Ｐ型ウエル層１６とＰ型
ウエル層１３とのオーバーラップ部は矩形の平面形状と
なり、その長さＬは１０μｍ程度となる。そして、Ｐ型
ウエル層１３のエッジから垂直ＣＣＤ最終電極の垂直Ｃ
ＣＤ３側のエッジまでの領域には、転送チャネルを横切
るような矩形のバリア層１８が設けられる。
【００２５】このＡ−Ａ′断面構造は、図１（ｂ）のよ
うな、Ｎ型半導体基板１４の一主面に、不純物濃度７×
１０15〜３×１０16ｃｍ-3、接合深さ２〜３μｍのＰ型
ウエル層１３とを設ける。この２つのＰ型ウエル層は、
トランスファーゲート９及び垂直ＣＣＤ最終電極８の下
でオーバーラップする。その上に、不純物濃度７×１０
16×３×１０17ｃｍ-3、接合深さ０．３円〜１．０μｍ
のＮ型埋め込み層１７を設け、埋め込みチャネルを構成
する。そして、Ｎ型生め込み層１７上部に、これより浅
く、実質的にウエルオーバーラップ部よりも垂直ＣＣＤ
側、かつ、垂直ＣＣＤ最終電極８の下に、不純物濃度５
×１０16〜１×１０17ｃｍ-3のバリア層１８を設ける。
その表面に絶縁膜を介して、転送電極２５ａ，垂直ＣＣ
Ｄ最終電極８，トランスファゲート９，水平ＣＣＤ転送
電極１２ａ等の電極を設ける。各電極間及び表面には、
絶縁膜１９を設ける。
うな、Ｎ型半導体基板１４の一主面に、不純物濃度７×
１０15〜３×１０16ｃｍ-3、接合深さ２〜３μｍのＰ型
ウエル層１３とを設ける。この２つのＰ型ウエル層は、
トランスファーゲート９及び垂直ＣＣＤ最終電極８の下
でオーバーラップする。その上に、不純物濃度７×１０
16×３×１０17ｃｍ-3、接合深さ０．３円〜１．０μｍ
のＮ型埋め込み層１７を設け、埋め込みチャネルを構成
する。そして、Ｎ型生め込み層１７上部に、これより浅
く、実質的にウエルオーバーラップ部よりも垂直ＣＣＤ
側、かつ、垂直ＣＣＤ最終電極８の下に、不純物濃度５
×１０16〜１×１０17ｃｍ-3のバリア層１８を設ける。
その表面に絶縁膜を介して、転送電極２５ａ，垂直ＣＣ
Ｄ最終電極８，トランスファゲート９，水平ＣＣＤ転送
電極１２ａ等の電極を設ける。各電極間及び表面には、
絶縁膜１９を設ける。
【００２６】次に、この動作を説明する。所定の期間に
撮像領域に入射した光は、光電変換部１にて変換、蓄積
され、その光量に応じた信号電荷となる。垂直ブランキ
ング時間内に読み出しゲート２をオンさせ、垂直ＣＣＤ
３に信号電荷を読み出すと、垂直ＣＣＤ３は数百ｋＨｚ
〜１ＭＨｚ程度の周波数で信号電荷を順次水平ＣＣＤ５
へと転送する。信号電荷の転送は、各電極に電圧を印加
し、電子に対するポテンシャルを転送方向にむかって低
くなるように制御することにより、信号電荷をポテンシ
ャルの低いほうへと移動させる、という動作を繰り返し
て行う。ウエルオーバーラップ部における信号電荷転送
時にポテンシャルプロファイルを図２に示す。バリア層
１８を設けていない場合、電荷転送方向にみたポテンシ
ャルプロファイルは、点線のように、一旦深く落ち込
み、持ち上がってから、再び低くなる。この落ち込んだ
領域に電荷がトラップされ、転送残りが発生する。とこ
ろが、バリア層１８を設けているため、深く落ち込むは
ずのポテンシャルが持ち上がり、転送方向にむかってポ
テンシャルが次第に深くなるため、電荷のトラップがな
くなる。よって、ウエルオーバーラップ部においても転
送残りがなくなるのである。また、垂直ＣＣＤ３にチャ
ネル幅拡大部１０を設けると、テーパーをつけない場合
に比べて、ポテンシャルプロファイルがさらに低くな
る。水平ＣＣＤ５に点層され、電荷検出部６にて電圧に
変換され、時系列の映像信号として出力される。
撮像領域に入射した光は、光電変換部１にて変換、蓄積
され、その光量に応じた信号電荷となる。垂直ブランキ
ング時間内に読み出しゲート２をオンさせ、垂直ＣＣＤ
３に信号電荷を読み出すと、垂直ＣＣＤ３は数百ｋＨｚ
〜１ＭＨｚ程度の周波数で信号電荷を順次水平ＣＣＤ５
へと転送する。信号電荷の転送は、各電極に電圧を印加
し、電子に対するポテンシャルを転送方向にむかって低
くなるように制御することにより、信号電荷をポテンシ
ャルの低いほうへと移動させる、という動作を繰り返し
て行う。ウエルオーバーラップ部における信号電荷転送
時にポテンシャルプロファイルを図２に示す。バリア層
１８を設けていない場合、電荷転送方向にみたポテンシ
ャルプロファイルは、点線のように、一旦深く落ち込
み、持ち上がってから、再び低くなる。この落ち込んだ
領域に電荷がトラップされ、転送残りが発生する。とこ
ろが、バリア層１８を設けているため、深く落ち込むは
ずのポテンシャルが持ち上がり、転送方向にむかってポ
テンシャルが次第に深くなるため、電荷のトラップがな
くなる。よって、ウエルオーバーラップ部においても転
送残りがなくなるのである。また、垂直ＣＣＤ３にチャ
ネル幅拡大部１０を設けると、テーパーをつけない場合
に比べて、ポテンシャルプロファイルがさらに低くな
る。水平ＣＣＤ５に点層され、電荷検出部６にて電圧に
変換され、時系列の映像信号として出力される。
【００２７】次に、図３のウエルオーバーラップ部付近
の断面図を用いて製造方法を説明する。Ｎ型半導体基板
１４の一主面に、レジストパターンを形成し、これをマ
スクにしてＰ型不純物、例えばボロンをイオン注入する
ことにより、Ｐ型ウエル層１６を形成する。新たにレジ
ストパターンを形成し、これをマスクにＰ型不純物、例
えばボロンをイオン注入することにより、Ｐ型ウエル層
１３を形成する。そして、全面にＮ型不純物、例えばリ
ンあるいは砒素をイオン注入することにより、Ｎ型埋め
込み層１７を形成する。その後、表面にゲート酸化膜２
７を形成する（図３（ａ））。次に、１層目のポリシリ
コンを全面に形成し、パターニングして、トランスファ
ゲート９を形成する。これをパターニングして、垂直Ｃ
ＣＤ及び水平ＣＣＤ転送電極の一方、すなわち、垂直Ｃ
ＣＤ転送電極１１ａ、転送電極２５ａ、水平ＣＣＤ転送
電極１２ａを形成する。全面を絶縁膜にて被覆し、バリ
ア層１８形成予定領域以外にレジストパターンを形成す
る。このとき、転送電極２５ａの水平ＣＣＤ側エッジが
露出するようにレジストパターンを形成する。そして、
Ｎ型埋め込み層１７の表面に対してボロンをイオン注入
し、Ｎ型埋め込み層１７の不純物を反対導電型のボロン
で補償することにより、これより不純物濃度の低いバリ
ア層１８を形成する（図３（ｂ））。Ｐ型ウエル層１３
及び１６、Ｎ型埋め込み層１７、バリア層１８の不純物
濃度及び接合深さは上述のとおりとする。レジストを剥
離した後、全面に３層目のポリシリコンを形成し、これ
をパターニングして、垂直ＣＣＤ及び水平ＣＣＤ転送電
極の他方、すなわち、垂直ＣＣＤ転送電極１２ｂを形成
する。バリア層１８の垂直ＣＣＤ側のエッジは、転送電
極２５ａのエッジに自己整合的に形成されるため、結果
的に垂直ＣＣＤ最終電極に自己整合することになる。そ
の後、全面を絶縁膜にて被覆する（図１（ｂ））。な
お、電極材料としてポリシリコンを用いたが、アルミニ
ウム等の金属材料や、金属とシリコンとの合金でもよ
い。
の断面図を用いて製造方法を説明する。Ｎ型半導体基板
１４の一主面に、レジストパターンを形成し、これをマ
スクにしてＰ型不純物、例えばボロンをイオン注入する
ことにより、Ｐ型ウエル層１６を形成する。新たにレジ
ストパターンを形成し、これをマスクにＰ型不純物、例
えばボロンをイオン注入することにより、Ｐ型ウエル層
１３を形成する。そして、全面にＮ型不純物、例えばリ
ンあるいは砒素をイオン注入することにより、Ｎ型埋め
込み層１７を形成する。その後、表面にゲート酸化膜２
７を形成する（図３（ａ））。次に、１層目のポリシリ
コンを全面に形成し、パターニングして、トランスファ
ゲート９を形成する。これをパターニングして、垂直Ｃ
ＣＤ及び水平ＣＣＤ転送電極の一方、すなわち、垂直Ｃ
ＣＤ転送電極１１ａ、転送電極２５ａ、水平ＣＣＤ転送
電極１２ａを形成する。全面を絶縁膜にて被覆し、バリ
ア層１８形成予定領域以外にレジストパターンを形成す
る。このとき、転送電極２５ａの水平ＣＣＤ側エッジが
露出するようにレジストパターンを形成する。そして、
Ｎ型埋め込み層１７の表面に対してボロンをイオン注入
し、Ｎ型埋め込み層１７の不純物を反対導電型のボロン
で補償することにより、これより不純物濃度の低いバリ
ア層１８を形成する（図３（ｂ））。Ｐ型ウエル層１３
及び１６、Ｎ型埋め込み層１７、バリア層１８の不純物
濃度及び接合深さは上述のとおりとする。レジストを剥
離した後、全面に３層目のポリシリコンを形成し、これ
をパターニングして、垂直ＣＣＤ及び水平ＣＣＤ転送電
極の他方、すなわち、垂直ＣＣＤ転送電極１２ｂを形成
する。バリア層１８の垂直ＣＣＤ側のエッジは、転送電
極２５ａのエッジに自己整合的に形成されるため、結果
的に垂直ＣＣＤ最終電極に自己整合することになる。そ
の後、全面を絶縁膜にて被覆する（図１（ｂ））。な
お、電極材料としてポリシリコンを用いたが、アルミニ
ウム等の金属材料や、金属とシリコンとの合金でもよ
い。
【００２８】以上の構造及び製法は、水平ＣＣＤが１チ
ャンネルの場合を想定して説明した。ところが、水平Ｃ
ＣＤは２チャンネルである場合も多い。その場合は、水
平ＣＣＤ転送電極１２ｂ下のＮ型埋め込み層１７表面に
水平ＣＣＤバリア層を設ける構造となっている。そこ
で、この水平ＣＣＤバリア層形成と同時にバリア層１８
を形成するようにすれば、２チャンネルの場合、マスク
パターンを変更すれば工程を増加せずにバリア層１８を
形成できるので、製造工程上メリットが大きい。
ャンネルの場合を想定して説明した。ところが、水平Ｃ
ＣＤは２チャンネルである場合も多い。その場合は、水
平ＣＣＤ転送電極１２ｂ下のＮ型埋め込み層１７表面に
水平ＣＣＤバリア層を設ける構造となっている。そこ
で、この水平ＣＣＤバリア層形成と同時にバリア層１８
を形成するようにすれば、２チャンネルの場合、マスク
パターンを変更すれば工程を増加せずにバリア層１８を
形成できるので、製造工程上メリットが大きい。
【００２９】次に、実施例２について図４を垂直ＣＣＤ
と水平ＣＣＤとの接続部平面図を用いて説明する。実施
例１と異なる部分は、垂直ＣＣＤ３の転送チャネル幅の
広がりかたをより緩やかにしたことである。具体的に
は、撮像領域が終了した位置（ここでは転送電極２５ａ
の中間点）から、トランスファゲート９に向かって、次
第に広がるようにする。撮像領域の垂直ＣＣＤチャネル
幅と、水平ＣＣＤへの入力側のチャネル幅とは、種々の
問題があり、同一にすることは難しい。よって、異なる
幅の転送チャネルを接続しなければならない。そこで、
転送チャネル幅を急激に変化させると、ポテンシャルプ
ロファイルが低くならず、バリアとなってしまうため、
テーパをつけ、転送チャネル幅を緩やかに変化させるの
が望ましい。その際、撮像領域と水平ＣＣＤとの間でな
るべく転送チャネル幅の変化を小さくするには、本実施
例の方が効果がある。バリア層１８を設けず、転送チャ
ネル幅を緩やかにするだけでも、転送方向へ次第に低く
なるようなポテンシャルプロファイルをつくることはで
きるが、バリア層１８よりその効果が小さい。しかし、
本実施例のようにバリア層１８と組み合わせることによ
り、バリア層１８を単独で用いた場合よりも、ポテンシ
ャルプロファイルを転送方向へ、より低くできる。
と水平ＣＣＤとの接続部平面図を用いて説明する。実施
例１と異なる部分は、垂直ＣＣＤ３の転送チャネル幅の
広がりかたをより緩やかにしたことである。具体的に
は、撮像領域が終了した位置（ここでは転送電極２５ａ
の中間点）から、トランスファゲート９に向かって、次
第に広がるようにする。撮像領域の垂直ＣＣＤチャネル
幅と、水平ＣＣＤへの入力側のチャネル幅とは、種々の
問題があり、同一にすることは難しい。よって、異なる
幅の転送チャネルを接続しなければならない。そこで、
転送チャネル幅を急激に変化させると、ポテンシャルプ
ロファイルが低くならず、バリアとなってしまうため、
テーパをつけ、転送チャネル幅を緩やかに変化させるの
が望ましい。その際、撮像領域と水平ＣＣＤとの間でな
るべく転送チャネル幅の変化を小さくするには、本実施
例の方が効果がある。バリア層１８を設けず、転送チャ
ネル幅を緩やかにするだけでも、転送方向へ次第に低く
なるようなポテンシャルプロファイルをつくることはで
きるが、バリア層１８よりその効果が小さい。しかし、
本実施例のようにバリア層１８と組み合わせることによ
り、バリア層１８を単独で用いた場合よりも、ポテンシ
ャルプロファイルを転送方向へ、より低くできる。
【００３０】次に、実施例３について、図１５を用いて
説明する。図１５（ａ）は、垂直ＣＣＤと水平ＣＣＤと
の接続部平面図、図１５（ｂ）は、そのＥ−Ｅ′断面図
である。実施例１と異なる部分は、バリア層１８に変え
て、バリア層２２を設けたことである。すなわち、ウエ
ルオーバーラップ部よりも垂直ＣＣＤ側にバリアを儲け
るのではなく、逆に、ウエルオーバーラップ部内にバリ
ア層を設ける。この場合は、バリア層２２の不純物濃度
をＮ型埋め込み層１７よりも少なくするのではなく、逆
に高くしなければならない。そのため、バリア層２２の
領域にＮ型不純物を導入すればよい。この結果、先に図
２を用いて説明した、ポテンシャルが落ち込む領域（点
線）の左側に示した肩の部分、すなわち、電荷転送方向
に向かって持ち上がった部分のポテンシャルを低くし、
電荷がトラップされるような落ち込み部分をなくすこと
ができる。したがって、ウエルオーバーラップ部におい
ても転送残りがなくなるのである。しかし、落ち込み部
分を持ち上げる実施例１よりも、電荷転送方向に対して
ポテンシャルの傾斜が緩やかになってしまうため、水平
ＣＣＤ側へ電荷を引き寄せる力は少ない。よって、バリ
ア層２２を単独で用いるとバリア層１８よりも転送効率
向上効果は少ない。しかし、バリア層１８とバリア層２
２との両方を組み合わせて用いれば、落ち込み部分を持
ち上げ、かつ、上述の肩の部分をなくすことができるた
め、電荷転送方向に対してポテンシャルがより傾斜する
ことになるので、転送効率が上がるばかりでなく、転送
スピードも上昇する。
説明する。図１５（ａ）は、垂直ＣＣＤと水平ＣＣＤと
の接続部平面図、図１５（ｂ）は、そのＥ−Ｅ′断面図
である。実施例１と異なる部分は、バリア層１８に変え
て、バリア層２２を設けたことである。すなわち、ウエ
ルオーバーラップ部よりも垂直ＣＣＤ側にバリアを儲け
るのではなく、逆に、ウエルオーバーラップ部内にバリ
ア層を設ける。この場合は、バリア層２２の不純物濃度
をＮ型埋め込み層１７よりも少なくするのではなく、逆
に高くしなければならない。そのため、バリア層２２の
領域にＮ型不純物を導入すればよい。この結果、先に図
２を用いて説明した、ポテンシャルが落ち込む領域（点
線）の左側に示した肩の部分、すなわち、電荷転送方向
に向かって持ち上がった部分のポテンシャルを低くし、
電荷がトラップされるような落ち込み部分をなくすこと
ができる。したがって、ウエルオーバーラップ部におい
ても転送残りがなくなるのである。しかし、落ち込み部
分を持ち上げる実施例１よりも、電荷転送方向に対して
ポテンシャルの傾斜が緩やかになってしまうため、水平
ＣＣＤ側へ電荷を引き寄せる力は少ない。よって、バリ
ア層２２を単独で用いるとバリア層１８よりも転送効率
向上効果は少ない。しかし、バリア層１８とバリア層２
２との両方を組み合わせて用いれば、落ち込み部分を持
ち上げ、かつ、上述の肩の部分をなくすことができるた
め、電荷転送方向に対してポテンシャルがより傾斜する
ことになるので、転送効率が上がるばかりでなく、転送
スピードも上昇する。
【００３１】次に、実施例４について図１６の垂直ＣＣ
Ｄと水平ＣＣＤとの接続部平面図を用いて説明する。実
施例１と異なる部分は、バリア層１８の平面形状を矩形
ではなく、三角形状にしたということである。バリア層
１８よりもポテンシャルの落ち込み部分を逆に持ち上げ
るまでには至らないが、落ち込み部分をなくして、水平
なポテンシャルプロファイルを形成することができる。
よって、電荷がトラップされることはなく、転送不良は
生じない。しかし、電荷転送効率向上を図るには、バリ
ア層は矩形にするのが最適である。
Ｄと水平ＣＣＤとの接続部平面図を用いて説明する。実
施例１と異なる部分は、バリア層１８の平面形状を矩形
ではなく、三角形状にしたということである。バリア層
１８よりもポテンシャルの落ち込み部分を逆に持ち上げ
るまでには至らないが、落ち込み部分をなくして、水平
なポテンシャルプロファイルを形成することができる。
よって、電荷がトラップされることはなく、転送不良は
生じない。しかし、電荷転送効率向上を図るには、バリ
ア層は矩形にするのが最適である。
【００３２】次に、実施例５について図１７の垂直ＣＣ
Ｄと水平ＣＣＤとの接続部平面図を用いて説明する。本
実施例は、バリア層１８をＦＩＴ型ＣＣＤ装置に適用し
たものである。水平ＣＣＤ５のＰ型ウエル層２１は、メ
モリ領域に先細りに深く入り込むようにするのではな
く、ＩＴ型ＣＣＤ装置と同様、垂直ＣＣＤ最終電極８ま
で設ける。よって、垂直ＣＣＤ４のＰ型ウエル層１６と
オーバーラップする領域は、実施例１と同様、垂直ＣＣ
Ｄ最終電極８及びトランスファゲート９の下に設けられ
る。したがって、ポテンシャルプロファイルは実施例１
の場合と同じになる。従来の水平ＣＣＤ側のウエル層を
先細りに入り込ませた構造は、簡単にいえば、０．５Ｖ
のポテンシャルバリアを２６ｍＶより小さなポテンシャ
ルバリアに分割して、これを１つづつ超えることにより
０．５Ｖのポテンシャルバリアを超えようというもので
あった。よって、転送不良は確かに無かったが、たとえ
２６ｍＶよりも小さいとはいえ、ポテンシャルバリアが
存在していた。したがって、どうしても転送スピードが
頭打ちになっていた。ところが、本実施例によれば、２
６ｍＶ以下のポテンシャルバリアを無くすばかりでな
く、転送方向に次第に低くなるポテンシャルプロファイ
ルを形成できるため、転送電荷が水平ＣＣＤ側により強
くひきよせられるので、従来よりも転送スピードが上が
り、ＦＩＴ型ＣＣＤ装置性能も向上する。
Ｄと水平ＣＣＤとの接続部平面図を用いて説明する。本
実施例は、バリア層１８をＦＩＴ型ＣＣＤ装置に適用し
たものである。水平ＣＣＤ５のＰ型ウエル層２１は、メ
モリ領域に先細りに深く入り込むようにするのではな
く、ＩＴ型ＣＣＤ装置と同様、垂直ＣＣＤ最終電極８ま
で設ける。よって、垂直ＣＣＤ４のＰ型ウエル層１６と
オーバーラップする領域は、実施例１と同様、垂直ＣＣ
Ｄ最終電極８及びトランスファゲート９の下に設けられ
る。したがって、ポテンシャルプロファイルは実施例１
の場合と同じになる。従来の水平ＣＣＤ側のウエル層を
先細りに入り込ませた構造は、簡単にいえば、０．５Ｖ
のポテンシャルバリアを２６ｍＶより小さなポテンシャ
ルバリアに分割して、これを１つづつ超えることにより
０．５Ｖのポテンシャルバリアを超えようというもので
あった。よって、転送不良は確かに無かったが、たとえ
２６ｍＶよりも小さいとはいえ、ポテンシャルバリアが
存在していた。したがって、どうしても転送スピードが
頭打ちになっていた。ところが、本実施例によれば、２
６ｍＶ以下のポテンシャルバリアを無くすばかりでな
く、転送方向に次第に低くなるポテンシャルプロファイ
ルを形成できるため、転送電荷が水平ＣＣＤ側により強
くひきよせられるので、従来よりも転送スピードが上が
り、ＦＩＴ型ＣＣＤ装置性能も向上する。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
メモリ領域を持たないＩＴ型ＣＣＤ装置において、転送
不良がなく、垂直ＣＣＤのウエル層と水平ＣＣＤのウエ
ル層とを別々に設計できるために、単位面積当たりの電
荷量を多く取れ、感度を向上できるとともに、高速転送
においても高い転送効率が得られる。また、垂直ＣＣＤ
と水平ＣＣＤとのウエルオーバーラップ部を、垂直ＣＣ
Ｄ最終電極およびトランスファゲートの下に設けられる
ため、チップサイズを大きくすることは全くない。さら
に、ポテンシャルプロファイルを電荷転送方向に次第に
低くすることができるため、電荷を水平ＣＣＤ側に強く
引き寄せることができ、垂直ＣＣＤから水平ＣＣＤへの
転送スピードをあげることができる。さらに、ポテンシ
ャルプロファイルをコントロールするためのバリア層の
形成は、周知のイオン注入技術により容易に行うことが
できる。水平ＣＣＤが２チャンネルの場合は、このバリ
ア層を水平ＣＣＤのバリア層形成と同時に行えるため、
製造工程が増えることはない。さらに、ＦＩＴ型ＣＣＤ
装置においても転送スピードを上げることができ、転送
効率を向上できるため、ＦＩＴ型ＣＣＤ装置の性能を向
上できる。以上のように、本発明によれば、ＨＤＴＶ方
式の目玉である、高画質性を向上できるＩＴ型ＣＣＤ装
置あるいはＦＩＴ型ＣＣＤ装置を提供できる。
メモリ領域を持たないＩＴ型ＣＣＤ装置において、転送
不良がなく、垂直ＣＣＤのウエル層と水平ＣＣＤのウエ
ル層とを別々に設計できるために、単位面積当たりの電
荷量を多く取れ、感度を向上できるとともに、高速転送
においても高い転送効率が得られる。また、垂直ＣＣＤ
と水平ＣＣＤとのウエルオーバーラップ部を、垂直ＣＣ
Ｄ最終電極およびトランスファゲートの下に設けられる
ため、チップサイズを大きくすることは全くない。さら
に、ポテンシャルプロファイルを電荷転送方向に次第に
低くすることができるため、電荷を水平ＣＣＤ側に強く
引き寄せることができ、垂直ＣＣＤから水平ＣＣＤへの
転送スピードをあげることができる。さらに、ポテンシ
ャルプロファイルをコントロールするためのバリア層の
形成は、周知のイオン注入技術により容易に行うことが
できる。水平ＣＣＤが２チャンネルの場合は、このバリ
ア層を水平ＣＣＤのバリア層形成と同時に行えるため、
製造工程が増えることはない。さらに、ＦＩＴ型ＣＣＤ
装置においても転送スピードを上げることができ、転送
効率を向上できるため、ＦＩＴ型ＣＣＤ装置の性能を向
上できる。以上のように、本発明によれば、ＨＤＴＶ方
式の目玉である、高画質性を向上できるＩＴ型ＣＣＤ装
置あるいはＦＩＴ型ＣＣＤ装置を提供できる。
【図１】本発明の実施例の構造図であり、（ａ）は垂直
ＣＣＤと水平ＣＣＤとの接続部平面図、（ｂ）はそのＡ
−Ａ′断面図。
ＣＣＤと水平ＣＣＤとの接続部平面図、（ｂ）はそのＡ
−Ａ′断面図。
【図２】本発明の効果を示すポテンシャルプロファイル
図。
図。
【図３】本発明の実施例のウエルオーバーラップ部付近
の製造工程断面図。
の製造工程断面図。
【図４】本発明の実施例２の垂直ＣＣＤと水平ＣＣＤと
の接続部平面図。
の接続部平面図。
【図５】ＩＴ型ＣＣＤ装置の課題を説明する平面概略
図。
図。
【図６】ＩＴ型ＣＣＤ装置の垂直ＣＣＤと水平ＣＣＤと
の接続平面図。
の接続平面図。
【図７】ＩＴ型ＣＣＤ装置のポテンシャルプロファイル
図。
図。
【図８】従来のＦＩＴ型ＣＣＤ装置の平面概略図。
【図９】従来のＦＩＴ型ＣＣＤ装置の垂直ＣＣＤと水平
ＣＣＤとの接続部平面図。
ＣＣＤとの接続部平面図。
【図１０】従来のＦＩＴ型ＣＣＤ装置の垂直ＣＣＤと水
平ＣＣＤとの接続部平面図。
平ＣＣＤとの接続部平面図。
【図１１】従来のＦＩＴ型ＣＣＤ装置の構造図であり、
（ａ）はＤ−Ｄ′断面図、（ｂ）はポテンシャルプロフ
ァイル図。
（ａ）はＤ−Ｄ′断面図、（ｂ）はポテンシャルプロフ
ァイル図。
【図１２】従来のＦＩＴ型ＣＣＤ装置の垂直ＣＣＤと水
平ＣＣＤとの接続部平面図。
平ＣＣＤとの接続部平面図。
【図１３】従来のＦＩＴ型ＣＣＤ装置の垂直ＣＣＤと水
平ＣＣＤとの接続部平面図。
平ＣＣＤとの接続部平面図。
【図１４】従来のＦＩＴ型ＣＣＤ装置の構造平面図であ
って、（ａ）はＢ−Ｂ′断面図、（ｂ）はポテンシャル
プロファイル図。
って、（ａ）はＢ−Ｂ′断面図、（ｂ）はポテンシャル
プロファイル図。
【図１５】本発明の実施例３の構造図であり、（ａ）は
垂直ＣＣＤと水平ＣＣＤとの接続部平面図、（ｂ）はそ
のＥ−Ｅ′断面図。
垂直ＣＣＤと水平ＣＣＤとの接続部平面図、（ｂ）はそ
のＥ−Ｅ′断面図。
【図１６】本発明の実施例４の垂直ＣＣＤと水平ＣＣＤ
との接続部平面図。
との接続部平面図。
【図１７】本発明の実施例５の垂直ＣＣＤと水平ＣＣＤ
との接続部平面図。
との接続部平面図。
１ 光電変換部 ２ 読み出しゲート ３，４ 垂直ＣＣＤ ５ 水平ＣＣＤ ６ 電荷検出部 ７ 素子分離領域 ８ 垂直ＣＣＤ最終電極 ９ トランスファゲート １０ チャネル幅拡大図 １１ａ，１１ｂ 垂直ＣＣＤ転送電極 １２ａ，１２ｂ 水平ＣＣＤ転送電極 １３，１５，１６，２１，２３，２６ Ｐ型ウエル層 １４ Ｎ型半導体基板 １７ Ｎ型埋め込み層 １８，２２，２４ バリア層 １９ 絶縁膜 ２０ レジスト膜 ２５ａ，２５ｂ 転送電極 ２７ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｕ
Claims (9)
- 【請求項１】 半導体基板上に行列に配置され、光を電
荷に変換する撮像素子群と、前記撮像素子群の行間に形
成された一導電型の第１領域と、その上部に設けられた
複数のゲート電極とからなり、生成した電荷群を列単位
で垂直方向に転送する垂直電荷転送素子群と、前記垂直
電荷転送素子群の転送方向終端に結合された一導電型の
第２領域と、その上部に設けられた複数のゲート電極と
からなり、前記垂直電荷転送素子群から転送されてきた
前記電荷群を行単位で水平方向に転送する水平電荷転送
素子群とを有する固体撮像装置において、前記第１領域
と前記第２領域とが重なる領域において、前記第２領域
が前記第１領域側へ延びるにつれ、ポテンシャルが次第
に浅くなる構造にしたことを特徴とする固体撮像装置。 - 【請求項２】 前記第２領域が前記第１領域へ延びる先
端付近に設けたバリア層により、前記第２領域が前記第
１領域側へ延びるにつれ、ポテンシャルが漸次浅くなる
ようにしたことを特徴とする請求項１の固体撮像装置。 - 【請求項３】 半導体基板上に行列に配置され、光を電
荷に変換する撮像素子群と、前記撮像素子群の行間に形
成された一導電型の第１の領域と、その上部に設けられ
た複数のゲート電極とからなる、生成した電荷群を列単
位で垂直方向に転送する垂直電荷転送素子群と、前記垂
直電荷転送素子群の転送方向終端に結合された一導電型
の第２領域と、その上部に設けられた複数のゲート電極
とからなる、前記垂直電荷転送素子群から転送されてき
た前記電荷群を行単位で前記一方向とは直交する方向に
転送する水平電荷転送素子群とを有する固体撮像装置に
おいて、前記第１領域と前記第２領域とが重なる領域に
おいて、前記第２領域が前記第１領域側へ延びるにつれ
ポテンシャルが漸次浅くなるバリア層を、前記垂直電荷
転送素子群と前記水平電荷転送素子群との間に設けたこ
とを特徴とする固体撮像装置。 - 【請求項４】 前記バリア層が、前記垂直電荷転送素子
群の最終ゲート電極の位置に設けられていることを特徴
とする請求項２又は３の固体撮像装置。 - 【請求項５】 前記垂直電荷転送素子群のチャネルが、
前記水平電荷転送素子群に向かって拡大されるように形
成されていることを特徴とする請求項１又は３の固体撮
像装置。 - 【請求項６】 半導体基板の所定領域に一導電型の第１
領域を形成する工程と、前記第１領域と一部重なるよう
に一導電型の第２領域を形成する工程と、前記第１領域
および前記第２領域上に逆導電型の第３領域を形成する
工程と、前記第３領域上にゲート酸化膜を形成する工程
と、前記第１領域上に離散的に第１垂直転送ゲート群を
形成する工程と、第２垂直転送ゲート群を前記第１垂直
転送ゲートとは絶縁しつつ交互に並ぶよう形成する工程
とを有する固体撮像装置の製造方法において、前記第２
領域に最も近い第１転送ゲートの前記第領域側反歩に自
己整合させ、かつ、これに隣接する前記第２領域側の第
２転送ゲート下に、前記第１領域から前記第２領域に向
かってポテンシャルが次第に深くなるようになすバリア
層を形成する工程とを含むことを特徴とする固体撮像装
置の製造方法。 - 【請求項７】 半導体基板の所定領域に一導電型の第１
領域を形成する工程と、前記第１領域と一部重なるよう
に一導電型の第２領域を形成する工程と、前記第１領域
および前記第２領域上に逆導電型の第３領域を形成する
工程と、前記第３領域上にゲート酸化膜を形成する工程
と、前記第１領域上に離散的に第１垂直転送ゲート群を
形成する工程と、第２垂直転送ゲート群を前記第１垂直
転送ゲートとは絶縁しつつ交互に並ぶよう形成する工程
と、前記第２領域上に離散的に第１水平転送ゲート群を
形成する工程と、第２水平転送ゲート群を前記第１水平
転送ゲートとは絶縁しつつ交互に並ぶよう形成する工程
とを有する固体撮像装置の製造方法において、前記第１
水平転送ゲート群直下及び前記第２領域に最近接した垂
直ゲート直下にバリア層を形成する工程とを有すること
を特徴とする固体撮像装置の製造方法。 - 【請求項８】 一導電型の半導体基板上に、反対導電型
であって第１の不純物濃度と第１の接合深さを有する第
１のウエル層と、反対導電型であって前記第１の不純物
濃度よりも低い第２の不純物濃度と、前記第１の接合深
さよりも深い第２の接合深さを有する第２のウエル層と
を有し、前記第１及び第２のウエル層をオーバーラップ
させ、前記第１のウエル層から前記第２のウエル層に向
かって電荷を転送する固体撮像装置において、前記オー
バーラップ部に生成するポテンシャルのピーク位置に前
記ポテンシャルが電荷転送方向へ次第に低くなる構造を
設けたことを特徴とする固体撮像装置。 - 【請求項９】 前記バリア層の平面形状が矩形であるこ
とを特徴とする請求項２又は３の固体撮像装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6019350A JP2751817B2 (ja) | 1994-02-16 | 1994-02-16 | 固体撮像装置およびその製造方法 |
| US08/383,820 US5742081A (en) | 1994-02-16 | 1995-02-06 | Charge transfer image pickup device |
| KR1019950002777A KR100201789B1 (ko) | 1994-02-16 | 1995-02-15 | 고체 촬상 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6019350A JP2751817B2 (ja) | 1994-02-16 | 1994-02-16 | 固体撮像装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07231079A true JPH07231079A (ja) | 1995-08-29 |
| JP2751817B2 JP2751817B2 (ja) | 1998-05-18 |
Family
ID=11996947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6019350A Expired - Fee Related JP2751817B2 (ja) | 1994-02-16 | 1994-02-16 | 固体撮像装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5742081A (ja) |
| JP (1) | JP2751817B2 (ja) |
| KR (1) | KR100201789B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001119011A (ja) * | 1999-08-11 | 2001-04-27 | Fuji Film Microdevices Co Ltd | 固体撮像素子及びその製造方法 |
| JP2010103197A (ja) * | 2008-10-21 | 2010-05-06 | Sharp Corp | 固体撮像装置及び電子情報機器 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087685A (en) * | 1996-12-12 | 2000-07-11 | Sony Corporation | Solid-state imaging device |
| JP4433528B2 (ja) * | 1998-12-08 | 2010-03-17 | ソニー株式会社 | 固体撮像素子及びその製造方法 |
| JP4284752B2 (ja) * | 1999-05-31 | 2009-06-24 | ソニー株式会社 | 固体撮像素子 |
| KR100370123B1 (ko) * | 1999-08-17 | 2003-01-29 | 주식회사 하이닉스반도체 | 전하 결합 소자 |
| US6985182B1 (en) * | 1999-11-22 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Imaging device with vertical charge transfer paths having appropriate lengths and/or vent portions |
| JP3649397B2 (ja) * | 2002-03-01 | 2005-05-18 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
| JP3963443B2 (ja) * | 2002-07-23 | 2007-08-22 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296463A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 固体撮像装置 |
| JPH04258168A (ja) * | 1991-02-13 | 1992-09-14 | Hitachi Ltd | 固体撮像素子 |
| JP3052560B2 (ja) * | 1992-04-15 | 2000-06-12 | 日本電気株式会社 | 電荷転送撮像装置およびその製造方法 |
-
1994
- 1994-02-16 JP JP6019350A patent/JP2751817B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-06 US US08/383,820 patent/US5742081A/en not_active Expired - Fee Related
- 1995-02-15 KR KR1019950002777A patent/KR100201789B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001119011A (ja) * | 1999-08-11 | 2001-04-27 | Fuji Film Microdevices Co Ltd | 固体撮像素子及びその製造方法 |
| JP2010103197A (ja) * | 2008-10-21 | 2010-05-06 | Sharp Corp | 固体撮像装置及び電子情報機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100201789B1 (ko) | 1999-06-15 |
| US5742081A (en) | 1998-04-21 |
| JP2751817B2 (ja) | 1998-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3697769B2 (ja) | 光電変換素子及び光電変換装置 | |
| KR100769874B1 (ko) | 고체 촬상 장치의 제조 방법 및 전자 정보 장치 | |
| US6617174B2 (en) | Fieldless CMOS image sensor | |
| EP0809299B1 (en) | Active pixel sensor with punch-through reset and cross-talk suppression | |
| KR100291159B1 (ko) | 고체 촬상 장치 및 그 제조 방법 | |
| JP2751817B2 (ja) | 固体撮像装置およびその製造方法 | |
| JP2797993B2 (ja) | 固体撮像装置およびその製造方法 | |
| JP3292962B2 (ja) | 信号電荷転送装置の製造方法 | |
| JPH08181300A (ja) | 撮像デバイス | |
| JP2845216B2 (ja) | 固体撮像装置およびその製造方法 | |
| JP3052560B2 (ja) | 電荷転送撮像装置およびその製造方法 | |
| JP3248225B2 (ja) | 固体撮像素子の製造方法 | |
| US6573120B2 (en) | Solid state imaging device for achieving enhanced zooming characteristics and method of making the same | |
| US6232589B1 (en) | Single polysilicon CMOS pixel with extended dynamic range | |
| JP2842066B2 (ja) | 固体撮像装置及びその製造方法 | |
| JP2897689B2 (ja) | 固体撮像装置 | |
| JP3047965B2 (ja) | 固体撮像装置 | |
| JP2841061B2 (ja) | Ｃｃｄ映像素子 | |
| JP2666684B2 (ja) | 電荷転送撮像装置およびその製造方法 | |
| JP3105781B2 (ja) | 固体撮像装置 | |
| JP2000150857A (ja) | 固体撮像装置及びその製造方法 | |
| JP3399000B2 (ja) | 固体撮像素子の製造方法 | |
| JP2001044416A (ja) | 電荷転送装置及び固体撮像装置 | |
| JP2671151B2 (ja) | 半導体装置 | |
| JPH0395976A (ja) | 光電変換素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980127 |
|
| LAPS | Cancellation because of no payment of annual fees |