JPH07198767A

JPH07198767A - 電子構成方法及び装置

Info

Publication number: JPH07198767A
Application number: JP6110015A
Authority: JP
Inventors: A Adamian Vahe; バエ・エイ・アダミアン; T Falcineri Michael; マイケル・ティー・ファルシネリ; V Philips Peter; ピーター・ブイ・フィリップス
Original assignee: ATN Microwave Inc
Current assignee: ATN Microwave Inc
Priority date: 1993-05-24
Filing date: 1994-05-24
Publication date: 1995-08-01
Also published as: US5552714A; US5548221A; US5537046A; EP0626588A1; US5467021A; US5578932A

Abstract

(57)【要約】【目的】ネットワークアナライザの校正のために複数
の状態を該アナライザのポートで自動的に生成する方法
及び装置を提供する。【構成】ネットワークアナライザの校正方法は、少な
くとも第１ポートと第２ポートとを有するネットワーク
アナライザを提供するステップと、少なくとも１つのポ
ートを有するマルチステート電子転送標準を提供するス
テップと、前記アナライザの第１及び第２ポートのうち
の１つにマルチステート電子転送標準の少なくとも１つ
のポートをインターフェースするステップと、マルチス
テート電子転送標準の少なくとも１つのポートでマルチ
ステート電子転送標準をもって複数の状態を生成するス
テップと、生成された複数の状態を基に校正係数を導出
するステップと、を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願発明は、複数の複素反射係数
（complex reflection coefficient）と、低損失透過係
数（low-loss transmission coefficient）と、高分離
状態（high isolation condition）とをネットワーク・
アナライザのポートで自動的に生成する方法及び装置に
関する。

【０００２】

【従来の技術】どのベクトル・ネットワーク・アナライ
ザ（ＶＮＡ）における測定の誤差（エラー）も、そのＶ
ＮＡによって測定されたデバイスの不確実性（uncertai
nty）に影響を及ぼす。それらエラーを定量化すること
によって、それらの影響を顕著に減少させることができ
る。

【０００３】ネットワーク・アナライザにおける測定エ
ラーは、ランダム・エラーとシステム的エラーとの２つ
のカテゴリに分けることができる。ランダム・エラーは
物理的変化（例えば、ノイズや温度変化）に起因する非
反復可能な測定変化であり、従って、通常予測可能では
ない。システム的エラーはテスト装置自身における反復
可能な測定変化（例えば、指向性、ソース整合（source
match）、その他）である。

【０００４】ＶＮＡで「テストの下のデバイス（device
under test）」（ＤＵＴ）（又は、テスト中のデバイ
ス）に行われるほとんどの測定において、システム的エ
ラーが測定の不確実性の最も重要なソースである。従っ
て、これらのエラーをＶＮＡ測定から除去することが望
まれる。これはＶＮＡの校正を通じて達成される。

【０００５】従来技術では、幾つかの既知の物理的標準
（機械的一次標準（mechanical primary standard）と
して知られている）を、校正目的のために、ＶＮＡの２
つのポートのそれぞれに接続することが知られている。
機械的一次標準の電気的特性はその標準の既知の物理的
特性（例えば、物理的寸法、導体の材質、その他）から
導かれる。ＶＮＡのシステム的エラーは、機械的一次標
準のＶＮＡで測定された応答と、機械的一次標準の既知
の電気的特性との差を計算することによって判定される
ことができる。

【０００６】しかしながら、ＤＵＴを測定する前に、正
確性に対して校正のパフォーマンスがチェックされるべ
きである。従って、従来技術では、校正用の標準と異な
る別の一次標準（検証標準（verification standar
d））をＶＮＡに接続することによって校正の正確性を
チェックするのが一般的であった。ＶＮＡの校正が適正
に行われたならば、検証標準の測定がその検証標準の既
知の電気的特性にほぼ一致する。しかしながら、検証標
準の測定がその検証標準の既知の電気的特性に従わない
ならば、オペレータは、校正が適正に行われなかったこ
と又はＶＮＡが適正に機能していないことを知る。

【０００７】ＶＮＡの校正の検証を完了すると、次に、
オペレータは測定のために、特性付けされていないＤＵ
ＴをＶＮＡに接続することができる。次に、測定システ
ムのシステム的エラーが、ＤＵＴの測定から数学的に除
去されることができる。

【０００８】測定される２ポートのＤＵＴは、その２つ
のポートで、コネクタの３つの可能な構成のいずれを有
することもできる。「挿入可能」デバイスは２つのコネ
クタを有し、それらは同じ類のコネクタでありかつ異な
るセックス（sex）である。即ち、１つのコネクタはオ
スであり１つのコネクタはメスである。校正の間、ＶＮ
Ａの２つのポートをケーブルの助けを得て接続すること
によって、貫通接続（through connection）を確立し、
かつＤＵＴの実際の測定のための測定装置の構成を変更
する必要なしに、校正が行われ得るように、挿入可能な
２ポートのＶＮＡが構成される。

【０００９】対照的に、測定される可逆（reversible）
のＤＵＴは、同じ類の同じセックスの２つのコネクタ
（両方ともオス又は両方ともメス）を特徴とする。可逆
のＤＵＴは「挿入可能」ではない（例えば、「非挿入可
能」）。なぜならば、第１のアダプタなしに、校正の
間、貫通接続を確立するためにＶＮＡの２つのポートを
共に接続できないからである。しかしながら、この装置
の欠点は、アダプタが校正測定の一部となることであ
る。従って、第２のアダプタと電気的特性が同じである
第１のアダプタをもってＶＮＡを校正し、次に、第１ア
ダプタを第２アダプタに切り換え、次に、実際のＤＵＴ
測定を行うのが一般的な習慣である。この技術は測定の
不確実性を試しかつ減少させるために用いられる。しか
しながら、アダプタの挿入損、振幅及び位相の整合、及
び電気的長さが等しくないときは、校正においてエラー
が付加されてしまう。即ち、これらのアダプタ間のどの
ような特性の変化も、ＤＵＴの測定における不確実性を
増す。また、この分野では「アダプタ除去（adapter-re
moval）」として知られる第２の非挿入可能の校正技術
があり、この技術では上記の「アダプタ交換（adapter-
swap）」方法よりも校正の正確性がよく、これは図２及
び図３に示され、かつ以下に説明されている。

【００１０】「非挿入可能」ＤＵＴの第２のカテゴリ
は、異なる類の２つのコネクタ（例えば、１つのコネク
タが同軸であり他のコネクタがウエーブガイド（wavegu
ide）である）を有する遷移的デバイス（transitional
device）を備える。可逆ＤＵＴと同様に、遷移的なＤＵ
Ｔに行われる測定についての欠点は、測定システムを校
正するのに用いられた同一の構成を用いる測定システム
にそのＤＵＴを挿入することができないことである。

【００１１】上記で説明したように、ＶＮＡの所定のエ
ラー・モデル（error model）のエラー係数を決定する
ために、適当なコネクタの類及びセックスの３つの機械
的一次標準のセットを含む校正キットを用いるのが一般
的である。これら一次標準は、通常、短絡コネクタ、シ
ールドされた開放コネクタ、及び固定又はスライドのい
ずれかの整合された負荷終端（termination）からな
る。固定されかつスライドする負荷は一般に機械的転送
標準（mechanical transfer standard）である。校正キ
ットはまた、通常、上記で説明したような非挿入可能Ｄ
ＵＴの「アダプタ交換」校正方法において用いるための
幾つかの位相整合されたアダプタを含む。

【００１２】ＶＮＡのシステム的エラーを決定するため
の１２項エラー修正モデルを用いる全２ポート校正は、
最も包括的な校正手順である。測定される挿入可能なＤ
ＵＴのためのエラー修正モデルの１２項すべてを決定す
るためには、適当なセックスの３つの一次測定標準のそ
れぞれが適当なＶＮＡのポートに接続され測定されねば
ならない。更に、ＶＮＡの２つの測定ポートが「貫通」
接続を用いて共に接続されねばならない。

【００１３】挿入可能なデバイスのための校正装置及び
一次標準への必要な接続は、図１のＡとＢとに示されて
いる。即ち、挿入可能デバイスは、エラー修正モデルの
１２項を決定するために、ＶＮＡ１１２のポート１１
４、１１６にそれぞれ（各ポートに３個）続いて接続さ
れ測定される最小６つの１ポート（短絡、開放、負荷）
校正標準１００、１０２、１０４、１０６、１０８、１
１０と、１つの貫通接続（図１のＢ）とを必要とする。

【００１４】また、非挿入可能デバイスは、測定される
ＤＵＴとポートのそれぞれが同じ類でかつ同じセックス
のコネクタを有するアダプタ１４４と、一次標準とが図
２及び図３に示されたようにＶＮＡのポートに接続され
ることを必要とする。即ち、この技術は、最小１２の一
次標準１２０、１２２、１２４、１２６、１２８、１３
０（図２のＡ）、及び１３２、１３４、１３６、１３
８、１４０、１４２（図３のＡ）がＶＮＡのポート１１
４と１１６とに接続され測定されることを必要とする。
更に、全２ポート校正を行うために、２つの貫通接続が
確立されねばならない（図２のＢ及び図３のＢ）。即
ち、図２及び図３を参照すると、この技術は、アダプタ
１４４がＶＮＡ１１２の各ポート１１４及び１１６に交
互に接続され、そして全２ポート校正が適当な一次標準
を用いて行われることを、要求する。次に、アダプタの
実際のＳパラメータを計算するために、２つの校正セッ
トが生成されそのアダプタの既知の電気的長さで用いら
れ、そして、実際のＳパラメータは（まるでＶＮＡのポ
ート１及びポート２が実際に共に接続されていたかのよ
うに）アダプタなしで校正セットを生成するのに用いら
れる。即ち、非挿入可能の全２ポート校正は、最小１２
の一次標準の接続及び測定と２つの貫通接続及び測定と
を必要とする。しかしながら、図２のＢ及び図３のＢに
示す２つの貫通接続を連続して行うことが可能であるの
で、貫通接続の数を１に減らせる。

【００１５】更に、より正確な校正のために、整合され
た負荷終端のかわりにスライドする終端が典型的に用い
られる。スライドする終端の欠点は、信頼性のある測定
を得るために測定が少なくとも３つのスライド位置で行
われるべきである、ということである。更に、各ポート
で整合された負荷の測定に対して５つのスライド位置を
用いるのが実施において一般的であり、従って合計１０
の整合された負荷の位置の測定をすることとなる。即
ち、挿入可能のＤＵＴの広帯域の校正に対して、最小１
８の測定及び７の接続が標準であり、非挿入可能の校正
に対して、最小３６の測定及び１３の接続が標準であ
る。

【００１６】上記の校正手順の欠点は、一度に１つ各校
正標準が接続され測定されねばならないことである。こ
の手順は、適正な接続を確実にするための適当なハード
ウエアを用いて標準をＶＮＡのポートに接続すること
と、適正な接続がなされたら、適当な測定を行うために
ＶＮＡの適当なハードウエア・キーを押すことと、を含
む。更に、ひとたび測定が行われると、その標準の接続
が解かれ（disconnect）、そして同じ手順で別の標準が
接続されねばならない。上記で説明したように、この手
順は、広帯域の挿入可能なＤＵＴで最小７の接続及び１
８の測定について繰り返され、広帯域の非挿入可能なＤ
ＵＴを測定するために最小１３の接続及び３６の測定が
繰り返される。更に、「アダプタ除去」方法を用いるた
めにはアダプタの電気的長さが既知でなければならな
い。又は「アダプタ交換」方法を用いるためには等しく
整合したアダプタが用いられなければならない。

【００１７】更なる欠点として、訓練されていないオペ
レータは標準（標準の外観は類似である）を間違える可
能性があり、また、ＶＮＡの誤ったハードウエア・キー
を操作し、誤った校正標準を測定するかもしれない。も
し間違いが校正の終わりに発見されたならば、校正全体
をやり直さねばならない。また、もし校正が全２ポート
校正の後に、検証標準の使用を介して、オペレータによ
って確証されなければ、典型的にオペレータは、校正が
無効となっていることや、ＤＵＴの測定が誤りであるこ
とを知らない。

【００１８】更に、校正の手順によって要求される校正
標準のひっきりなしの接続及び接続解除（disconnect）
によってコネクタ及びポート・ケーブルが摩損し、よっ
て、校正標準の測定における非反復性がおこる。測定に
おけるこの非反復性は、修正することができない校正測
定への更なるエラー項を与える。

【００１９】従来技術の校正の方法の更なる欠点は、手
動の校正手順は厄介でありかつ遅いということである。
即ち、貴重なテスト時間の多くの部分が、ＶＮＡを校正
するために日毎に使われる。もし校正が正しく行われな
ければ、オペレータはやり直しをしなければならない。
更に、アプリケーションに依存して、適当な測定の正確
性を確実にするために日毎に少なくとも一度ＶＮＡが再
び校正されるべきであるという事実によって、厄介な校
正が合わされる。

【００２０】従って、本願発明の目的は、最高で、ＶＮ
Ａの任意のポートへの装置の２つの接続を必要とする、
ＶＮＡを校正するための方法及び装置を提供することで
ある。本願発明の更なる目的は、誤った校正標準をＶＮ
Ａに接続することに起因するいずれのエラーも本質的に
除去し、かつ訓練されなくても容易なＶＮＡの校正を可
能にし、校正を行うのに必要な時間を減らす、方法及び
装置を提供することである。本願発明の方法及び装置に
従った校正は自動的に行われることができる。

【００２１】

【発明の概要】本願発明は、ネットワーク・アナライザ
のシステム的エラーの決定において用いられる、プログ
ラマブルの広帯域の高安定性の反復可能のマルチステー
ト電子転送標準を提供するための方法及び装置に関す
る。

【００２２】第１の実施例において、マルチステート電
子転送標準（multistate electronic transfer standar
d）は、伝送ラインを通じて相互接続された複数のセミ
コンダクタ・スイッチング・デバイスからなる。各セミ
コンダクタ・デバイスは、プログラマブル制御回路によ
って順（フォワード）バイアスまたは逆（リバース）バ
イアスされることができる。従って、多数の周知の反射
係数が、プログラマブル制御回路を経てフォワード・バ
イアス又はリバース・バイアスする選択されたセミコン
ダクタ・デバイスによって、マルチステート電子転送標
準の各ポートで生成される。更に、すべてのセミコンダ
クタは、マルチステート電子転送標準がこのマルチステ
ート電子転送標準のポート間に低損失透過の貫通接続を
提供するように、リバース・バイアスされ得る。更に、
同時にセミコンダクタ・デバイスの幾つか又は全部をフ
ォワード・バイアスすることによって、マルチステート
電子転送標準のポート間に高い分離状態を得られる。

【００２３】プログラマブルのマルチステート電子転送
標準が、ネットワーク・アナライザの少なくとも１つの
ポートに複数の複素インピーダンス（complex impedanc
e）を提供するために、ネットワーク・アナライザの少
なくとも１つのポートに接続され得る。これら周知のイ
ンピーダンスは、１ポート校正（one-port calibratio
n）のためにネットワーク・アナライザの少なくとも１
つのポートに対して校正標準として使用され得る。更
に、全２ポート校正（full two-port calibration）
が、マルチステート電子転送標準を用い、複数の周知の
複素インピーダンスをネットワーク・アナライザの各ポ
ートに提供し、低損失透過貫通接続をネットワーク・ア
ナライザの２つのポート間に提供し、その２つのポート
間に高い分離状態を提供することによって、行われ得
る。

【００２４】本願発明の上記及び他の目的及び利点は、
以下の好適な実施例の詳細な説明及び図面を参照するこ
とにより、より明確になるであろう。

【００２５】

【実施例】図４は、ＶＮＡを校正するために本願発明で
用いられ得る、好適実施例に従った測定装置を示す。こ
の装置は、ＶＮＡ１２と、本願発明による２ポート・マ
ルチステート電子転送標準（ＭＳＥＴＳ）（multistate
electronic transfer standard）１４と、コンピュー
タ制御装置１６とを含む。コンピュータ制御装置１６
は、ＶＮＡ１２から測定されたデータを受信するため
の、そしてコンピュータ１６のローカル又は永久メモリ
領域２０に記憶されたソフトウエアの援助を受けてＶＮ
Ａ１２を制御するための、ＶＮＡ１２へのデータ・ライ
ン１８を含む。測定装置はまた、インターフェース２３
とＭＳＥＴＳ１４との間の制御ライン２２を含み、これ
によって、コンピュータ又はＶＮＡがコンピュータのメ
モリに記憶された制御ソフトウエアに従ってＭＳＥＴＳ
を制御することを可能にする。更に、コンピュータ制御
装置１６は、オペレータと対話するためのキーボードイ
ンターフェース２４を含む。この実施例ではコンピュー
タ制御装置１６が示されているが、コンピュータの機能
をＶＮＡ１２に組み込むか、又は、ＭＳＥＴＳ１４に直
接提供される、マイクロプロセッサ又は他のハードウエ
ア及びソフトウエア・デバイスに組み込むことができる
ことに留意されたい。

【００２６】図５は、本願発明のＭＳＥＴＳ１４に含ま
れるマイクロ波回路２５の図である。この回路は、広帯
域プログラマブル電子チューナに関連する出願人のアメ
リカ合衆国特許第５０３４７０８号に開示されたタイプ
のものである。この特許の教示をここにおいて参照によ
って援用する。マイクロ波回路２５はＰＩＮダイオード
Ｄ１〜Ｄ１６とＤＣブロッキングキャパシタＣ４〜Ｃ１
９との、それぞれが直列の幾つかの対を含み、それら対
はこの実施例に従って多種の長さのマイクロストリップ
伝送ラインＴ１〜Ｔ１７によって離されている。直列
の、キャパシタＣ４〜Ｃ１９とＰＩＮダイオードＤ１〜
Ｄ１６との組み合わせはグラウンド２７に分路（shun
t）されている。ＤＣブロッキング・キャパシタＣ４〜
Ｃ１９は、グラウンドへそれぞれのダイオードＤ１〜Ｄ
１６のカソード側のＲＦ接続を確立する。本願発明の好
適な実施例において、伝送ラインＴ１〜Ｔ１７は、１０
ミル（mil）（約０．２５ｍｍ）の厚さで、両側が銅で
ラミネートされた既知の誘電基板から作られており、一
側が適当な寸法にエッチングされている。このような伝
送ラインが用いられるが、本願発明に従うと所与の電気
的長さを確立する同等の形式の伝送ラインの使用も意図
されている。同様に、ＰＩＮダイオードが用いられてい
るが、他の形式のスイッチング・セミコンダクタ・デバ
イスの使用も意図されている。

【００２７】図５を参照すると、ＤＣバイアス電流が接
続Ｊ０で一定的に確立される。この電流は、好適な実施
例によると、＋５ボルト供給源によって確立される。こ
のＤＣバイアス電流は、ＲＦコイル・インダクタＬ１と
ＲＦシャント・キャパシタＣ２とを含むＲＦバイパス・
ネットワークを通じて、いずれのＰＩＮダイオードＤ１
〜Ｄ１６のアノード側にも供給される。ＲＦバイパス・
ネットワークはＲＦ信号とＤＣ信号との相互作用を妨げ
る。いずれのＰＩＮダイオードＤ１〜Ｄ１６も、制御ラ
インの接続Ｊ１〜Ｊ１６のいずれかを経て、ＤＣ電流リ
ターン経路をそのダイオードのカソード側に提供するこ
とによって、フォワード・バイアスにされ得る。制御ラ
インの接続Ｊ１〜Ｊ１６を個々に制御することにより、
対応するダイオードＤ１〜Ｄ１６のいずれをもフォワー
ド・バイアス又はリバース・バイアスにすることができ
る。制御ラインの各接続はまた、ＲＦ信号とＤＣバイア
ス信号との間の相互作用を妨げる、直列の、ＲＦコイル
Ｌ２〜Ｌ１７及びシャントＲＦキャパシタＣ２０〜Ｃ３
５を含むＲＦバイパス回路を含む。

【００２８】図５において、ポート１及びポート２の入
力でＲＦ伝送ラインと直列に配置されているＤＣブロッ
キング・キャパシタＣ１及びＣ３は、ＰＩＮダイオード
をバイアスするのに用いられるＤＣバイアス信号が２ポ
ートＭＳＥＴＳを出るのを妨げる。

【００２９】ＭＳＥＴＳは、そのポート１及び２の両方
で広周波数帯域にわたって確立される多数の状態を許容
する。これらの状態は、各ポートで多数の複素インピー
ダンスを呈示すことと、ポート間の低損失貫通接続と、
高い分離状態とを含む。更に、伝送ラインＴ２〜Ｔ１６
の長さ及び幅は、ＰＩＮダイオードＤ１〜Ｄ１６の各々
の間の一意的な位相関係を確実にするように選択され
る。伝送ラインの電気的長さの選択は、出願人のアメリ
カ合衆国特許第５０３４７０８号に説明された素数（pr
ime number）の原理を基にしており、これをここに援用
する。この原理は、ＭＳＥＴＳのいずれかのポートでの
インピーダンス値の反復を最小化を提供する。即ち、素
数の関係を用いることによって、ＭＳＥＴＳのいずれか
の入力ポートから各ダイオードへの合計長さが、その入
力ポートから他のいずれのかのダイオードへのライン長
さによって均等に分割可能でないことを、確実にする。
しかしながら、本願発明に従うと他の長さの関係も用い
られ得る。

【００３０】図５において、マイクロ波回路は、制御ラ
インＪ１〜Ｊ１６で現れる信号を制御することによっ
て、複素反射面を横切って広がる複数のマイクロ波イン
ピーダンスが、ＭＳＥＴＳの両方のポートで与えられる
ことを、許容する。例えば、マイクロ波回路は、２つの
等しい回路からなる対称の回路である、ということも考
慮され得る。回路１は、伝送ラインＴ２〜Ｔ８と、これ
ら伝送ライン間の対応するシャントＰＩＮダイオードＤ
１〜Ｄ８及び直列のキャパシタＣ４〜Ｃ１０の対とを含
む。回路２は、伝送ラインＴ１０〜Ｔ１６と、対応する
シャントＰＩＮダイオードＤ９〜Ｄ１６及び直列のキャ
パシタＣ１２〜Ｃ１９の対とを含む。これら２つの回路
は、ＤＣ電流供給源の接続Ｊ０及びＲＦバイパス・ネッ
トワークによって電流が供給される伝送ラインＴ９によ
って結合される。この回路は、伝送ラインＴ２〜Ｔ８及
びＴ１０〜Ｔ１６が伝送ラインＴ９について対称である
ように設計されている。従って、伝送ライン長Ｔ２は伝
送ライン長Ｔ１６と等しく、Ｔ３はＴ１５と等しく、Ｔ
４はＴ１４と等しく、Ｔ５はＴ１３と等しく、Ｔ６はＴ
１２と等しく、Ｔ７はＴ１１と等しく、Ｔ８はＴ１０と
等しい。この実施例によると、伝送ラインＴ９の長さ
は、所望されるオペレーションの最低の周波数におい
て、各ダイオードが交互にフォワード・バイアスされそ
して電気的長さが測定される状態に対しては、ポート１
からＰＩＮダイオードＤ１への往復の電気的長さとポー
ト１からＰＩＮダイオードＤ１４への往復の電気的長さ
との間の位相が最小２４０度の差であるように選択され
る。同様に、ダイオードＤ３及びＤ１６が一度に１つフ
ォワード・バイアスされ接続がポート２になされたとき
にオペレーションの最低周波数で同じ位相関係が存在す
る。

【００３１】図５において、ＰＩＮダイオードは２つの
状態のうちの１つでオペレーションされ得る。フォワー
ド・バイアス状態において、ＰＩＮダイオードは大変小
さい抵抗（実質的に短絡）として働く。リバース・バイ
アス状態において、ＰＩＮダイオードは、ＲＦ周波数
で、大変小さいキャパシタとしてモデル化され得、従っ
て、大変高いインピーダンス（実質的に開放）である。
制御ラインＪ１〜Ｊ１６のいずれかにＤＣグラウンド接
続を確立することによって、適当なダイオードがフォワ
ード・バイアスされることを確実にする。また、適当な
ＰＩＮダイオードがリバース・バイアスされるように、
制御ラインＪ１〜Ｊ１６のいずれかがポートＪ０の電圧
よりも実質的に大きい正の電圧にセットされ得る。即
ち、ＭＳＥＴＳのいずれかのポートに幾つかの異なるイ
ンピーダンスを与えることが可能である。更に、すべて
の制御ラインがＤＣグラウンドに接続されてすべてのＰ
ＩＮダイオードがフォワード・バイアスされると、２ポ
ートＭＳＥＴＳは、ポート１とポート２との間に効果の
ある量の分離を提供する大きな値の減衰器として働く。
対照的に、すべての制御ラインが正の電圧にセットされ
てすべてのＰＩＮダイオードＤ１〜Ｄ１６がリバース・
バイアスされると、２ポートＭＳＥＴＳはポート１とポ
ート２との間の低損失貫通接続として働く。

【００３２】好適な実施例において、各キャパシタＣ１
〜Ｃ３は２００ｐＦのキャパシタンスを有し、Ｃ４〜Ｃ
９は１００ｐＦキャパシタンスを有し、Ｃ２０〜Ｃ３５
は８２０ｐＦのキャパシタを有する。各インダクタは４
０ｎＨのインダクタンスを有する。各伝送ラインは約
０．７６２ｍｍ（０．０３０”）の幅と、Ｔ１＝Ｔ１７
＝約１．５５ｍｍ（０．０６１”）、Ｔ２＝Ｔ１６＝約
０．８９ｍｍ（０．０３５”）、Ｔ３＝Ｔ１５＝約０．
９９ｍｍ（０．０３９”）、Ｔ４＝Ｔ１４＝約０．８９
ｍｍ（０．０３５”）、Ｔ５＝Ｔ１３＝約０．９９ｍｍ
（０．０３９”）、Ｔ６＝Ｔ１２＝約０．８９ｍｍ
（０．０３５”）、Ｔ７＝Ｔ１１＝約５．４４ｍｍ
（０．２１４”）、Ｔ８＝Ｔ１０＝約６．１７ｍｍ
（０．２４３”）、Ｔ９＝１５．９ｍｍ（０．６２
７”）の物理的長さを有する。各ダイオードは約０．３
８ｍｍ×約０．３８ｍｍ×約０．１２７ｍｍ（０．０１
５”×０．０１５”×０．００５”）の周囲と２オーム
の抵抗及び０．１ｐＦのジャンクション・キャパシタン
スとを有する。

【００３３】図６はＭＳＥＴＳに含まれるデジタル回路
２９の図である。デジタル回路２９は、コンピュータか
ら受信された制御信号２３に従って、制御ポートＪ１〜
Ｊ１６に適当なバイアスを提供する。コンピュータの制
御信号２３は、３つの商業的に入手可能なダーリントン
・トランジスタ・アレーＵ１、Ｕ２、及びＵ７（ＳＮ７
５４６８）によって受信される。ダーリントン・トラン
ジスタ・アレーＵ１、Ｕ２及びＵ７は、コンピュータに
よる１６ビットＴＴＬ信号出力を受信するように形成さ
れる。このワードは、信号ラインＢ０〜Ｂ１５上をＵ１
のピン１〜７、Ｕ２のピン１〜７、Ｕ７のピン１〜２に
それぞれ伝送される。Ｕ１、Ｕ２及びＵ７のピン８はグ
ラウンド２７に接続される。入力ラインＢ０〜Ｂ１５の
いずれか上のＴＴＬロジックのハイは、ダーリントン・
アレーＵ１、Ｕ２又はＵ７の対応する出力がＤＣグラウ
ンド信号を対応する出力制御ラインＢ０₁〜Ｂ１５₁に提
供するようにする。出力制御ラインＢ０₁〜Ｂ６₁はＵ１
のそれぞれのピン１６〜１０に接続され、Ｂ７₁〜Ｂ１
３₁はＵ２のそれぞれのピン１６〜１０に接続され、Ｂ
１４₁とＢ１５₁とはＵ７のそれぞれのピン１６と１５と
に接続される。このダーリントン・アレーの入力ポート
のいずれかへのＴＴＬロジックのローの入力は、対応す
るダーリントン・アレーの出力をイネーブルにせず、従
って、対応する制御ラインＢ０₁〜Ｂ１５₁は＋５０ボル
トの信号レベルに引き上げられ、これが対応するＰＩＮ
ダイオードの制御ラインに与えられる。

【００３４】図６において、一対の６８オーム抵抗ネッ
トワークＵ３及びＵ４が、ダーリントン・アレーＵ１、
Ｕ２、Ｕ７の出力制御ラインＢ０₁〜Ｂ１５₁と、対応す
る出力制御ラインＢ０₂〜Ｂ１５₂との間に配置され、各
ダイオードによって引き出され得る電流を制限するため
に用いられる。更に、この実施例によると、一対の１メ
ガオーム抵抗ネットワークＵ５及びＵ６が提供されて、
６８オーム抵抗ネットワークの出力Ｂ０₂〜Ｂ１５₂に配
置され、それらは＋５０ボルトのバイアス供給部３３と
直列にされている。電圧供給部３３及び抵抗ネットワー
クＵ５及びＵ６は、入力するＴＴＬ信号によって選択さ
れなかった各出力制御に対するプルアップ・ネットワー
クとして働き、従って、強いリバース・バイアス信号が
選択されていないＰＩＮダイオードに対する各制御ライ
ンＪ１〜Ｊ１６に維持されることを確実にする。

【００３５】図７は、従来のＶＮＡ装置におけるシステ
ム的エラーをモデル化するのに用いられ得る２ポート１
２項エラー修正モデル（two-port, twelve-term error
correction model）３５である。図７における参照符号
を説明する。Ｍは校正されつつあるＶＮＡによって行わ
れた測定を表す。Ａは度量衡実験室でＶＮＡによって行
われた実際の測定を表す。Ｆはフォワード方向（ポート
１から２ポートＭＳＥＴＳを見て）における測定を表
し、Ｒはリバース方向（ポート２から２ポートＭＳＥＴ
Ｓを見て）における測定を示す。

【００３６】従来技術で知られているように、エラー修
正モデルのエラー係数を決定するのには、ＶＮＡのポー
トへの幾つかの既知の一次標準の接続が必要である。本
願発明の一実施例に従うと、ＶＮＡの各ポートへの一度
の接続のみが要求される。このような接続は典型的には
両方のポートに同時になされる。その後に、ＭＳＥＴＳ
及びコンピュータ制御装置が、ＶＮＡのポートに、以前
の測定から特徴が既知である幾つかの転送標準（transf
er standard）を提供する。転送標準は、複数のインピ
ーダンスと、低損失貫通接続と、ＶＮＡポート間の高い
分離の接続と、を含む。転送標準は、ＶＮＡによって測
定され、この標準の以前の測定と比較され、そして次
に、１２項エラーモデルのエラー係数が計算される。

【００３７】さらに本願発明に従うと、校正の正確性が
増加され、そこでは、ＭＳＥＴＳの両方のポートに与え
られるインピーダンスの数が、未知のエラーモデルの係
数を計算するために必要とされるインピーダンスの数よ
りも多くなり得、従って、更なるインピーダンスの測定
が、計算された係数の正確性を向上させるために用いら
れ得る。更に、ＶＮＡのポートへは一接続のみが必要と
されるので、校正に関連するいずれのランダム・エラー
も実質的に減少される。即ち、本願発明を用いると、校
正におけるランダム・エラー及びシステム的エラーを減
少し、ＤＵＴの測定の正確性を向上することが可能であ
る。

【００３８】更に、本願発明によると、校正の速度が向
上し、そこでは、ＭＳＥＴＳとＶＮＡとの間で最小数の
接続が行われ得、そしてコンピュータ制御プログラムが
オペレータの入力を必要とせず校正を自動的に制御す
る。本願発明の更なる利点は、特徴付けされるＤＵＴの
いずれのコネクタの形式（例えば、挿入可能、非挿入可
能）も、校正の正確性が変わることなく、本願発明によ
って適応させられる。これは、挿入可能なＭＳＥＴＳを
提供するように、ＭＳＥＴＳに、第１ポートにオスのコ
ネクタそして第２ポートに同じ類のコネクタのメスのコ
ネクタを提供することによって、達成され得る。次に、
この挿入可能ＭＳＥＴＳは、完全な校正キットの一部と
してオス−オス（male to male）コネクタ及びメス−メ
ス（femaleto female）コネクタが供給され、それによ
って、測定されるＤＵＴのすべての考えられ得る挿入可
能及び非挿入可能コネクタの可能性を許容する。また、
ＭＳＥＴＳは、そのポートのそれぞれに任意のコネクタ
のセックス及びタイプをあつらえで備えることができ
る。

【００３９】本願発明のＭＳＥＴＳの更なる利点は、校
正に続いて、更なるＶＮＡへの接続や接続を解くことの
必要なしに、校正が正しく行われたことをチェックする
ため及び校正の正確性を確実にするために、ＶＮＡに検
証標準を与えることができることである。更に、コンピ
ュータ制御装置及びＭＳＥＴＳとＶＮＡとの間の制限さ
れた接続は、校正における人間のエラーの可能性を実質
的に除去する。

【００４０】図５及び図８を参照して、図７の１２項、
エラー係数のすべてが決定される方法をここで説明す
る。測定されるＤＵＴが挿入可能デバイスであるとき、
１つのポート（ポート２）でオスのコネクタ１２０をそ
して第２のポート（ポート１）で同じ類のコネクタのメ
スのコネクタ１２２を有する図８に示された挿入可能Ｍ
ＳＥＴＳが、ＶＮＡの適当なポートに接続される。図８
は例として示されたものであり、挿入可能のＭＳＥＴＳ
及びＶＮＡの考えられ得るコネクタの配置が逆にされ得
ることに、留意されたい。例えば、挿入可能ＭＳＥＴＳ
に、オスのコネクタがポート１でそしてメスのコネクタ
がポート２で提供され得る。

【００４１】まず、１６ビット・デジタル・ワードが図
６のデジタル回路に入力されＰＩＮダイオードＤ１５及
びＤ１６がフォワード・バイアスにされ、それによっ
て、短絡インピーダンスを挿入可能ＭＳＥＴＳのポート
２で効果的に与え、そしてポート２を挿入可能ＭＳＥＴ
Ｓのポート１から分離する。式１は、ポート１での測定
された反射係数（Ｓ_11M）について解くために図７の２
ポート、１２項エラー修正モデル３５のフロー・グラフ
分析（flow graph analysis）から導出される。式１に
おいて、項Ｓ_11A、Ｓ_22A、Ｓ_21A、Ｓ_12Aは、挿入可能Ｍ
ＳＥＴＳによって与えられそしてＶＮＡを用いて度量衡
研究室で測定された実際の散乱パラメータである。

【００４２】

【数１】ここで、Det［ＳＡ］＝Ｓ_11AＳ_22A−Ｓ_21AＳ_12A であ
る。

【００４３】式１から、Ｓ_21A＝Ｓ_12A＝０の状態のもと
で式１は式２にされることが明らかである。

【００４４】

【数２】この状態は、特に、上記で説明されたように、ダイオー
ドＤ１５及びＤ１６をフォワード・バイアスすることに
よって達成され、ポート２がポート１から分離される。
式２において、係数Ｓ_11Aは、ポート１で与えられる多
種のインピーダンスに対して（ダイオードＤ１５及びＤ
１６及び少なくとも他のダイオードＤ１〜Ｄ１４の１つ
が「オン」のときに）度量衡研究室でＶＮＡによって測
定された所定の反射係数を表す。従って、ポート１で少
なくとも３つの既知のインピーダンスを与えて測定する
ことによって、式２における３つのエラー項、フォワー
ド指向性ＥＤＦ、フォワード反射トラッキングＥＲＦ及
びフォワード・ソース整合ＥＳＦが数学的に解かれ得
る。更に、ポート１で３つより多くのインピーダンス測
定して、必要よりも多くの決定された式のセットにエル
ミート最小和自乗フィッティング・アルゴリズム（herm
itian least sum square fitting algorithm）を行うこ
とによって、エラー係数の計算における向上した正確性
が達成され得る。

【００４５】図５の回路は対称であるので、ポート２で
同じステップを用いることができる。式３は、図７のエ
ラーモデルから挿入可能ＭＳＥＴＳのポート２でフロー
・グラフ分析を用いて導出された、挿入可能ＭＳＥＴＳ
の測定された反射係数Ｓ_22Mを表す。

【００４６】

【数３】挿入可能ＭＳＥＴＳのポート１でＰＩＮダイオードＤ１
及びＤ２をフォワード・バイアスすることによって、ポ
ート１が挿入可能ＭＳＥＴＳのポート２から分離され
る。式３からわかるように、もしＳ_21A＝Ｓ_12A＝０であ
ると、式３は式４のようになる。

【００４７】

【数４】ダイオードＤ１及びＤ２及び少なくともダイオードＤ３
〜Ｄ１６のうちの１つをフォワード・バイアスすること
によって、ポート２で幾つかの所定のインピーダンスが
与えられうる。これらのインピーダンスは測定され、そ
して、式４の３つのエラー項、リバース指向性ＥＤＲ、
リバース反射トラッキングＥＲＲ及びリバースソース整
合ＥＳＲを計算するのに用いられ得る。更に、上記で説
明したように、３つより多くの既知のインピーダンスを
測定し、最小和自乗フィッティングアルゴリズムを用い
ることによって、計算されたエラー項の正確性が向上さ
れ得る。

【００４８】式５及び式６は、図７の２ポートエラー修
正モデルにおいてフロー・グラフ分析技術を用いて導出
されたフォワード方向（ポート１から挿入可能ＭＳＥＴ
Ｓをみて）及びリバース方向（ポート２から挿入可能Ｍ
ＳＥＴＳをみて）における測定された透過係数を表す。

【００４９】

【数５】

【数６】もしＳ_21A＝０であるならば式５が式７のようになるの
が、式５及び式６から明らかである。

【００５０】

【数７】同様に、もしＳ_12A＝０であるならば式６が式８のよう
になるのが、式６から明らかである。

【００５１】

【数８】これらの状態Ｓ_12A＝Ｓ_21A＝０は、ＰＩＮダイオードＤ
１〜Ｄ１６のすべてをフォワード・バイアスすることに
よって達成され、大きな値の減衰が挿入可能ＭＳＥＴＳ
のポート１とポート２との間に存在する。

【００５２】ダイオードＤ１〜Ｄ１６のすべてがフォワ
ード・バイアスされたときに透過係数Ｓ_21M及びＳ
_12M（式７及び式８を参照）を測定することによって、
エラー項、フォワード分離ＥＸＦとリバース分離ＥＸＲ
が計算され得る。

【００５３】図７の１２項エラー修正モデルを参照する
と、散乱係数Ｓ_11A、Ｓ_21A、Ｓ_22A及びＳ_12Aは、挿入可
能ＭＳＥＴＳの元の（original）特徴付けの間に度量衡
実験室で測定された既知の散乱係数である。一測定にお
いて、ＰＩＮダイオードＤ１〜Ｄ１６のすべてがリバー
ス・バイアスされた状態に対してこれらの値が測定され
る。ポート１及びポート２に対する１ポート・エラー項
は、すべてのＰＩＮダイオードがリバース・バイアスさ
れているところで、ポート１及びポート２でインピーダ
ンスを測定することによって、上記説明されたステップ
によって以前に決定されているので、エラー項、フォワ
ード負荷整合ＥＬＦ及びリバース負荷整合ＥＬＲが式９
及び式１０から計算され得る。

【００５４】

【数９】

【数１０】更に、ＰＩＮダイオードＤ１〜Ｄ１６がリバース・バイ
アスされているときに、ポート１で信号ソースを用いて
ポート１からポート２への貫通接続を測定し、そしてか
わってポート２で信号ソースを用いてポート１からポー
ト２への貫通接続を測定することによって、エラー項、
フォワード透過トラッキングＥＴＦとリバース透過トラ
ッキングＥＴＲが式１１及び式１２から計算され得る。

【００５５】

【数１１】

【数１２】即ち、図７の２ポート・エラー・モデルの１２項のエラ
ー係数のすべては、上記説明されたステップを用い、ネ
ットワーク・アナライザの各ポートへの挿入可能ＭＳＥ
ＴＳの各ポートの単一の接続をもって、人間の介在なし
に、計算され得る。

【００５６】更に、上記説明された校正が完了すると、
次に、挿入可能ＭＳＥＴＳは、校正の正確性をチェック
する目的のために検証標準として、校正手順の間に以前
に与えられていない既知の透過係数及び反射係数をシミ
ュレートするように用いられることができる。これは、
ソフトウエアの支援を受けて、そして挿入可能ＭＳＥＴ
Ｓの更なる接続や接続を解くことの必要なしに、又人間
の介在の必要なしに、校正のすぐ後に行われる。挿入可
能の校正を確証すると、次に、２ポート挿入可能ＭＳＥ
ＴＳが除かれて、測定のために挿入可能のＤＵＴが接続
される。

【００５７】測定されるＤＵＴが非挿入可能デバイスの
ときは、挿入可能ＭＳＥＴＳは、ＶＮＡの校正のための
アダプタと協働して用いられる。このアダプタ（図２の
Ａ及びＢと図３のＡ及びＢのアダプタ１４４と類似であ
る）は必要である。なぜならば、このデバイスは挿入可
能ではなく、従って、ＶＮＡの２つのポートはアダプタ
なしに、ケーブルの助けを得て共に直接に接続すること
ができないからである。また、各ポートでユーザが要求
する姓及びタイプのコネクタをもつＭＳＥＴＳをあつら
えで作り供給でき得る。次に、上記に説明されたよう
に、ＶＮＡのエラー係数は、以前に特徴付けされたあつ
らえのＭＳＥＴＳ及び式１〜式１２を用いて決定され
る。

【００５８】上記で説明したように、提供されるキット
は、挿入可能ＭＳＥＴＳと、オス−オス（male-to-mql
e）コネクタと、メス−メス（female-to-female）コネ
クタと、ＭＳＥＴＳ及びＶＮＡを制御するためのソフト
ウエアと、を含み、ともになって非挿入可能ＭＳＥＴＳ
キットをなす。以下に説明される方法において、挿入可
能ＭＳＥＴＳとともに用いられるアダプタは、そのコネ
クタが、測定されるＤＵＴのコネクタの形を複製したも
のであるように、選択される。

【００５９】図９を参照すると、ＶＮＡ装置の例が示さ
れており、そこにおいて、測定されるＤＵＴはそのポー
トの両方にメスのコネクタを有する。ＶＮＡが非挿入可
能ＤＵＴと結合するために、ＶＮＡのポートの両方のコ
ネクタ１２４及び１２６は、オスのコネクタであるよう
にしなければならない。同様に、図９のＢを参照する
と、対応するＶＮＡ装置が示されており、そこにおい
て、測定されるＤＵＴはそのポートの両方にオスのコネ
クタを有する。従って、ＶＮＡのポート１及びポート２
の両方のそれぞれのコネクタ１２４及び１２６はメスの
コネクタに形成される。

【００６０】ここで、測定される非挿入可能ＤＵＴのた
めのＶＮＡを校正する方法を説明する。図１０のＡを参
照すると、本方法の第１ステップに従った校正装置が示
されている。ＶＮＡの選択されたポートと結合する挿入
可能ＭＳＥＴＳのポートが、その選択されたポートに接
続される。図１０のＡにおいて、ＶＮＡの選択されたポ
ートがポート２（１１６）として示されているが、しか
し、選択されたポートがポート１（１１４）であっても
よい。もし常に同じポートが利用されると、１つのルー
チンがオペレータによって開発されるという点におい
て、ポートは単に標準化のために選択される。次に、図
１０のＡで示すように、挿入可能ＭＳＥＴＳは、基準面
ＡでＶＮＡに複数の既知の反射係数を与えるように、１
ポート・モードでオペレーションするように形成され
る。１ポート・モードにおけるオペレーションは、式２
及び式４に関して上記説明されたオペレーションと同等
である。従って、挿入可能ＭＳＥＴＳの幾つかのダイオ
ードがフォワード・バイアスされていて、ＶＮＡのポー
ト２で幾つかの所定のインピーダンスを与えることによ
って、これらのインピーダンスが測定され、そして式４
のエラー項ＥＤＲ、ＥＲＲ、ＥＳＲを計算するのに用い
られる。

【００６１】図１０のＢを参照すると、次に、挿入可能
ＭＳＥＴＳは、基準面ＡでＶＮＡから接続が解かれ、そ
して向きを変えられてＶＮＡの基準面Ｃ（ポート１）で
ＶＮＡに接続される。また、測定されるＤＵＴとして同
じセックスのコネクタ１３０及び１３２をもつアダプタ
１２８が、挿入可能ＭＳＥＴＳネットワークとＶＮＡの
ポート２との間に挿入される。即ち、図１０のＢに示さ
れるように、挿入可能ＭＳＥＴＳ１４及びアダプタ１２
８のカスケードにされた回路は、非挿入可能ＭＳＥＴＳ
をなす。図１０のＢにおいてメス−メスアダプタが一例
として示されているが、これはＤＵＴがその両方のポー
トにメスのコネクタを有する場合についての一例である
ことに留意されたい。また、ＤＵＴがその両方のポート
でオスのコネクタを有する場合には、アダプタはそのポ
ートの両方にオスのコネクタを有することもでき、ＶＮ
Ａはその両方のポートでメスのコネクタ１２４及び１２
６を有することができる。

【００６２】次に、アダプタの散乱パラメータが、ＭＳ
ＥＴＳの度量衡研究室での以前の測定から既知である基
準面Ｂでの挿入可能ＭＳＥＴＳの既知の反射係数と、上
記で説明した本方法の最初のステップにおいて、基準面
Ａでの挿入可能ＭＳＥＴＳの測定から決定された１ポー
ト・エラー修正係数とから、計算される。言い換える
と、アダプタの散乱パラメータは以下のステップを用い
て決定される。式２及び式４に関して説明したように、
挿入可能ＭＳＥＴＳは１ポート・モードでオペレーショ
ンされ、そこにおいては、基準面Ｂで既知の反射係数が
ＭＳＥＴＳによって与えられ、そして基準面Ａでそれら
がＶＮＡによって測定される。基準面Ｂで挿入可能ＭＳ
ＥＴＳによって与えられる既知の反射係数により基準面
ＡでＶＮＡによって測定される反射係数Ｓ₂₂’は、次の
式で表される。

【００６３】

【数１３】ここで、Ｓ_11A、Ｓ_21A、Ｓ_12A及びＳ_22Aはアダプタの散
乱係数であり、Γ_Bは挿入可能ＭＳＥＴＳの既知の反射
係数である。３つの既知の反射係数Γ_Bに対して基準面
Ａで挿入可能ＭＳＥＴＳによって与えられる少なくとも
３つの反射係数Ｓ₂₂’を測定することによって、
Ｓ_11A、Ｓ_22A、Ｓ_21A、Ｓ_12Aが決定され得る。アダプタ
の相反（reciprocity）によってＳ_21AがＳ_12Aと等しく
なる。

【００６４】式１３を参照する。Ｓ_21A×Ｓ_12Aのプロダ
クトをＷで表すものとする。コネクタの相反の性質が与
えられると、Ｓ_21A＝Ｓ_12A＝（Ｗ）^1/2となる。しかし
ながら、Ｗは複素数であり、従って、その二乗根は２つ
の値を持ち得る。そこにおいては、両方の値の大きさは
同じであるが、互いに角度が１８０度位相ずれしてい
る。従って、Ｗは式１４及び式１５によって表されるこ
とができる。

【００６５】

【数１４】

【数１５】ここで、│Ｗ│＝Ｗの絶対値、であり、Θ＝Ｗの偏角
（argument）、である。

【００６６】従って、Ｓ_21A＝Ｓ_12Aの値を正確に決定す
るために、境界状態（boundary condition）が用いられ
る。式１４及び式１５の間で正しい偏角を選ぶために、
同軸コネクタの位相を０ヘルツで表す適切な境界状態が
用いられる。すべての商業的に入手可能なＶＮＡは、周
波数が開始点と停止点との間で掃引されると±１８０度
の間の位相（偏角）をラップ（wrap）する、ということ
が従来技術で知られている。（即ち、信号がディスプレ
イ範囲内にないとき、その信号を±１８０度の範囲の間
にラップすることにより、その信号が±１８０度の範囲
内でディスプレイされる。）周波数が±１８０度のクロ
スオーバーの点を横切り掃引されると偏角に３６０度を
付加することによって、偏角をアンラップ（unwrap）す
ることによって合計的位相関係を引き出すことができ
る。（「偏角をアンラップする」は「ＶＮＡで信号をデ
ィスプレイするためにその信号に加えられた位相を、そ
の信号から引くことによってその信号の実際の位相を導
出する」ことを意味する。）周波数の関数としてのアン
ラップされた偏角は、最小和自乗フィッティング・アル
ゴリズムを通じて次のような多項式に適合され得る。

【００６７】

【数１６】ここで、Ａ_i＝多項式の係数、であり、Ｆ＝周波数、で
ある。

【００６８】また、同軸コネクタの位相角度は、周波数
がＤＣに近付くにつれて０度に近付かねばならない、と
いうことが知られている。従って、式１４及び式１５の
ための位相の表現の項Ａ₀は、０に近いものとして選択
されねばならない。即ち、位相の適当な値が決定され、
そしてアダプタのＳパラメータが式１３を用いて計算さ
れ得る。従って、本願発明によると、校正において一部
として用いられるアダプタの電気的長さを知ることなし
に、非挿入可能の校正に必要なそのアダプタの散乱パラ
メータを計算することが可能である。

【００６９】挿入可能ＭＳＥＴＳの、貫通接続状態及び
検証状態の散乱パラメータを基準面Ａに転送するため
に、アダプタ、貫通接続状態及び検証状態の散乱マトリ
クスが、連鎖散乱マトリクス（chain scattering matri
x）に変換される。この連鎖散乱マトリクスは次の式を
用いて計算できる。

【００７０】

【数１７】貫通接続状態においてオペレーションする、挿入可能Ｍ
ＳＥＴＳの連鎖散乱マトリクスは、挿入可能ＭＳＥＴＳ
の連鎖マトリクスをアダプタの連鎖マトリクスにかける
ことによって基準面Ａに変換される。同様に、検証モー
ドにおいてオペレーションする、挿入可能ＭＳＥＴＳの
連鎖散乱マトリクスは、基準面Ａへの検証状態を変換す
るために、アダプタの連鎖散乱マトリクスによってかけ
られる。結果的な連鎖散乱マトリクスは、次に、次の式
を用いＳパラメータのマトリクスに再変換され戻され
る。

【００７１】

【数１８】図１０のＢを参照する。挿入可能ＭＳＥＴＳのネットワ
ークのコネクタ１２２はＶＮＡのポート１（１１４）に
直接接続されているので、ＶＮＡのポート１に挿入可能
ＭＳＥＴＳによって与えられるＳパラメータを変換する
必要がない。従って、１ポート・モード、貫通状態及び
検証状態においてオペレーションする挿入可能ＭＳＥＴ
ＳのＳパラメータは、ここで、ＶＮＡのコネクタ１２４
及び１２６において知られる。次に、挿入可能ＭＳＥＴ
Ｓは、図９のＡ又はＢに示されたような非挿入可能の形
態のためのエラー修正係数を決定するために、上記説明
した挿入可能の校正のための方法のステップを行うよう
にオペレーションされる。その後に、挿入可能ＭＳＥＴ
Ｓ及びアダプタの両方が除かれ、そして、測定される非
挿入可能ＤＵＴが測定のために挿入される。従って、本
願発明を用いると、ネットワーク・アナライザの任意の
１つのポートになされる最小の２つの接続をもって、測
定される非挿入可能ＤＵＴのためのネットワーク・アナ
ライザを校正することが可能である。更に、それらのス
テップはすべてコンピュータによって制御されいるの
で、ユーザのエラーの可能性が除去される。更に、挿入
可能ＭＳＥＴＳは検証標準をシミュレートするので、検
証標準の接続を解いたり接続したりする必要なしに非挿
入可能の校正の正確性がチェックされる。更に、ＶＮＡ
にいずれの一次校正標準を接続する必要もなしに非挿入
可能の校正が行われる。

【００７２】図１１を参照する。本願発明の第２実施例
のＭＳＥＴＳ１４’に含まれるマイクロ波回路図が示さ
れている。第２実施例はＭＳＥＴＳのオペレーションの
周波数を拡張するのに用いられる。第２実施例は超広帯
域ＭＳＥＴＳをつくるために図５及び図６で示した第１
実施例と関連して用いられ得る。

【００７３】図１１に示されたマイクロ波回路は、複数
の単極複数投スイッチ（single pole, multi-throw swi
tch）を含む。例えば、２つの単極４投スイッチ１３４
及び１３６が示されている。単極４投スイッチ１３４の
各スロー（throw）１３８、１４０、１４２、１４４
と、単極４投スイッチ１３６の各スロー１４６、１４
８、１５０、１５２とは、異なるインピーダンスに接続
される。例えば、スロー１３８及び１４６は低損失貫通
伝送ライン１５４によって相互接続され、スロー１４０
及び１４８は開放回路に接続され、スロー１４２及び１
５０短絡回路に接続され、スロー１４４及び１５２は、
それぞれ、単極双投スイッチ１５４及び１５６の極（po
le）１５５及び１５７に接続される。単極双投スイッチ
１５４のスロー１５８と１６０と、単極双投スイッチ１
５６のスロー１６２と１６４とは、それぞれが固定のイ
ンピーダンスに接続される。例えば、スロー１５８及び
１６２は３ｄＢの固定の減衰器によって相互接続され、
スロー１６０及び１６４はそれぞれ固定の５０オームの
整合された終端に接続される。

【００７４】図１１において、ＤＣブロッキング・キャ
パシタＣ１及びＣ２は、単極複数投スイッチをバイアス
するために用いられるＤＣバイアス信号がＭＳＥＴＳを
出るのを妨げるために、それぞれ、入力ポート１（１７
０）及びポート２（１７２）で極１６６及び１６８と直
列に接続されている。ＭＳＥＴＳの第２実施例はまた、
そのポート１（１７０）及びポート２（１７２）の両方
でオペレーションの拡張された周波数帯域にわたって複
数の状態が確立されることを可能にする。これらの状態
は、複数の複素インピーダンスを各ポートで与えること
を含み、開放、短絡、整合された終端、及び３ｄＢ減衰
器を含む中間インピーダンスを含む。更に、これらの状
態はポート間の低損失貫通接続を含む。貫通接続は、極
１６６をスロー１３８に、そして極１６８をスロー１４
６に接続することによって、ポート１とポート２との間
に確立できる。更に、開放が、極１６６をスロー１４０
にそして極１６８をスロー１４８に接続することによっ
て、ポート１とポート２との間に確立できる。更に、短
絡が、極１６６をスロー１４２にそして極１６８をスロ
ー１５０に接続することによって、ポート１とポート２
との間に確立できる。更に、極１６６をスロー１４４
に、極１５５をスロー１６０に、極１６８をスロー１５
２に、そして極１５７をスロー１６４に接続することに
よって、ポート１及びポート２で整合された終端（matc
hed termination）が与えられうる。そして、極１６６
をスロー１４４にかつ極１５５をスロー１５８に接続す
ることによって、又は極１６８をスロー１５２にかつ極
１５７をスロー１６２にに接続することによって、ポー
ト１又はポート２のいずれかに中間インピーダンスが与
えられうる。

【００７５】図１２は、ＭＳＥＴＳの第２実施例のマイ
クロ波回路を制御するための制御回路を示す図である。
制御ロジックは、幾つかのアドレス可能８ビットラッチ
１７６を含み、それらは、図１１の回路の単極複数投ス
イッチを上記のいずれの組み合わせについても駆動する
ようにプログラムされている。アドレス可能ラッチによ
る電圧出力は、ＣＭＯＳゲート１７８への入力であり、
図１１の回路の単極複数投スイッチの各制御ライン１８
２へ２つの電圧のうちの１つを提供する。例えば、本願
発明の好適実施例において、単極複数投スイッチの制御
ラインに与えられる電圧は、０ボルト又は−８ボルトの
うちのいずれかであり、各スイッチのスローを、それぞ
れ、ターンオン及びターンオフする。従って、ＣＭＯＳ
ゲートがハイ状態のとき、ＮＰＮトランジスタ１８０が
オンにバイアスされ、そして制御ライン１８２での出力
電圧が−８ボルトＤＣ供給源１８４に効果的に接続され
る。また、ＣＭＯＳゲートがローのとき、トランジスタ
はオフにバイアスされ、そして出力１８２が抵抗Ｒ１を
介してグラウンドに接続される。本願発明の好適実施例
において、抵抗Ｒ１、Ｒ２、Ｒ３はそれぞれ１．６Ｋオ
ームである。

【００７６】従って、図１１及び図１２の回路は本願発
明によるＭＳＥＴＳの第２実施例を含む。測定される挿
入可能及び非挿入可能ＤＵＴの両方のためにＶＮＡを校
正するために、第２実施例は第１実施例と同じ様に用い
られ得る。従って、本願発明に従う超広帯域校正キット
は、第１ポートでオスのコネクタそして第２ポートでメ
スのコネクタを有する第１ＭＳＥＴＳと、第１ポートで
オスのコネクタそして第２ポートでメスのコネクタを有
する第２ＭＳＥＴＳと、ポートのそれぞれにオスのコネ
クタを有する第１アダプタと、ポートのそれぞれにメス
のコネクタを有する第２アダプタと、ＭＳＥＴＳの実施
例のそれぞれを制御するためのソフトウエア・パッケー
ジと、を含む。

【００７７】上記で説明した方法の両方において、散乱
係数Ｓ_11A、Ｓ_21A、Ｓ_22A、Ｓ_12Aは、ＭＳＥＴＳによっ
て与えられるすべての考えられ得る状態に対して度量衡
研究室で、ＭＳＥＴＳの元の特徴付けの間に測定されな
ければならない。しかしながら、ＶＮＡの２ポート・シ
ステム的エラーを計算するために、ＭＳＥＴＳによって
与えられるすべての状態に対する、以下に説明する、こ
れらの散乱係数が既知である必要のない別の方法があ
る。対照的に、ＶＮＡの各ポートにＭＳＥＴＳによって
与えられる、３つの反射係数のみを最初に特徴付けし、
ＶＮＡのすべてのシステム的エラー係数を計算すること
が可能である。

【００７８】ここで図１３を参照する。ＶＮＡの２ポー
ト・エラーが、散乱マトリクス２００及び２０２によっ
てモデル化されうる。このエラー散乱マトリクスの変数
は式１９において記述される。

【００７９】

【数１９】ここで、ｅ₁ ⁰⁰、ｅ₂ ⁰⁰はポート１及びポート２の指向性
であり、ｅ₁ ¹¹、ｅ₂ ¹¹はポート１及びポート２のソース
整合であり、ｅ₁ ⁰¹、ｅ₁ ¹⁰、ｅ₂ ⁰¹、ｅ₂ ¹⁰はポート１及
びポート２の反射トラッキングである。

【００８０】ＭＳＥＴＳの貫通状態の修正されていない
透過マトリクスＴ_mと、ＭＳＥＴＳの実際の貫通状態に
対する透過マトリクスＴ_Aは、式２０で示される。

【００８１】

【数２０】透過マトリクスＴ₁及びＴ₂は、ＶＮＡの各ポートにＭＳ
ＥＴＳによって与えられる３つの既知の反射係数から計
算できる。ＭＳＥＴＳの相反により、透過マトリクスＴ
_Aはユニタリー行列式（unitary determinant）を有す
る。従って、式２０は次のように書くことができる。

【００８２】

【数２１】式１６及び上記説明の境界条件を用いて、貫通接続の電
気的長さを知る必要なく、正しい値のＫが決定できる。
貫通状態においてオペレーションするＭＳＥＴＳの実際
の散乱マトリクスＴ_Aは、ここで、式２２から計算でき
る。

【００８３】

【数２２】Ｐ＝Ｔ₁ ^-1Ｔ_mＴ₂と定め、貫通接続の実際の散乱マトリ
クス（Ｓ_Thru）が式２３から計算できる。

【００８４】

【数２３】従って、ＶＮＡの２ポート・システム的エラーは、ＭＳ
ＥＴＳによって、ＶＮＡの各ポートへ、３つの既知の反
射係数のみを与えることによって、計算される。ＶＮＡ
の２ポート・システム的エラーを完全に特徴付けするた
めに、ＶＮＡに与えられるＭＳＥＴＳの透過係数又は反
射係数に関して更なる知識（例えば貫通状態について）
を必要としない。この方法の利点は、ＭＳＥＴＳの６つ
の測定のみがオペレータによってこのＭＳＥＴＳの初期
の特徴付けの間に度量衡実験室で行われる必要がある、
ということである。これによって、行われる必要のある
測定の回数及び記憶される必要のあるデータの数が減ら
される。更に、この方法は、より簡単な挿入可能及び非
挿入可能校正を与え、従って、より速い校正プロセスを
与える。

【００８５】上記に説明したＭＳＥＴＳの実施例は２ポ
ートのＶＮＡを校正するのに用いられる。しかしなが
ら、複数のポート２１４、２１６、２１８、２２０、２
２２、２２４をもつデバイス２１０を、図１４に示すマ
ルチポート・ネットワーク・アナライザ１１２’で測定
する必要がある。従って、マルチポート・ネットワーク
・アナライザ１１２’（ＭＮＡ）（multiport metwork
analyzer）のシステム的エラーを特徴付けする必要があ
る。図１５において、ＭＮＡのシステム的エラーを校正
するためのマルチポート・マルチステート電子転送標準
２１２（ＭＭＥＴＳ）のブロック図が示されている。Ｍ
ＭＥＴＳの利点は、複数の機械的な一次標準をＭＮＡの
各ポート２１４、２１６、２１８、２２０、２２２、２
２４に接続する必要がない、ということである。そのか
わりに、ＭＭＥＴＳの複数のポート２３０、２３２、２
３４、２３６、２３８、２４０の各々と、ＭＮＡの複数
のポート２１４、２１６、２１８、２２０、２２２、２
２４との間に１度の接続が確立され得る。次に、ＭＮＡ
のシステム的エラーは、ＭＮＡを一連の２ポートＶＮＡ
として分析することによって決定される。

【００８６】ここで、図１６を参照すると、ＭＮＡのシ
ステム的エラーを決定するための、ＭＮＡの２ポート対
のエラー・マトリクス２４２及び２４４、２４６及び２
４８、２５０及び２５２が示されている。上記で説明さ
れたように、ＭＮＡのすべてのシステム的エラーを計算
するために、ＭＮＡの各ポート２１４、２１６、２１
８、２２０、２２２、２２４にＭＭＥＴＳ２１２の３つ
の既知の反射係数を、即ち、各２ポート対に対して合計
６つの既知の反射係数を、与えるのみでよい。従って、
どのような数のポートを有するどのようなＤＵＴも、Ｍ
ＮＡをＭＭＥＴＳで校正した後に、ＭＮＡによって測定
することができる。

【００８７】上記で説明されたすべての方法及び実施例
において、ひとたびＭＳＥＴＳが度量衡実験室でＶＮＡ
上で測定されると、それは他のベクトル・ネットワーク
・アナライザによって校正標準として用いられる。従っ
て、ＭＳＥＴＳが度量衡実験室で測定された状態と同じ
状態をそのポートで再生成することを続けることが望ま
しい。

【００８８】従って、本願発明の特定的な実施例に従う
と、本願発明の電子回路の長期的な温度の安定性を保証
するためにＭＳＥＴＳ内にヒータが提供される。好適な
実施例に従うと、温度は、回路のための箱又は他の囲い
の中に配置される加熱エレメントを用いて４５°Ｃに固
定される（示さず）。

【００８９】本願発明の更なる特徴は、ＭＳＥＴＳが、
ここに参照として援用する係属中の出願第０７／８９８
２０４号に開示された実施例を用いてＶＮＡの高パワー
の校正を行うように用いられ得る、ということである。

【００９０】本願発明に従うとＭＳＥＴＳの更なる特徴
は、ＭＳＥＴＳが、特徴が既知であるので、ＶＮＡに加
えて、他の装置とともに検証又は信頼のデバイスとして
用いられ得る、ということである。例えば、このデバイ
スは、挿入可能ＭＳＥＴＳを電源と電力メータ（power
meter）との間に接続し、挿入可能ＭＳＥＴＳを既知の
複数の減衰値を通してステップを行い、そして、電力メ
ータの読み取りがＭＳＥＴＳによって与えられる既知の
減衰に従った電力の変化を反映するかどうかを見るため
に電力メータを読むことによって、電力メータの正確性
を確かめるために用いられ得る。

【００９１】本願発明のＭＳＥＴＳの更に他の応用は、
ＭＳＥＴＳがある期間にわたって任意のＲＦ器具使用に
おける変化を監視するのに用いられ得る、ということで
ある。例えば、ＶＮＡのシステム的エラーが、ある期間
にわたって監視され得、そしてＶＮＡの状態の表示とし
て用いられ得る。より特定的には、本願発明のＭＳＥＴ
Ｓは、ＶＮＡのシステム的エラーを監視するために周期
的に用いられ得、そして、ＶＮＡの動作性を監視するた
め且つＶＮＡに何らかの問題が発生しているかどうかを
検出するために、計算されたエラー係数が統計的に分析
され得る。このデータは多くのやり方で集められ得る。
例えば、オペレータが、ＭＳＥＴＳにつながれたモデム
をもつコンピュータを用いて電話線を通じて集めること
ができ、よって、ＶＮＡを、そのＶＮＡが配置されてい
る場所にいる必要なしに監視することを可能にする。こ
の特徴の利点は、ＶＮＡの製造者がＭＳＥＴＳを診断及
び予防メンテナンス・ツールとして用いることができ、
よって、問題が発生するとそれら問題が検出されること
を可能とし、そして、例えば、時間を損失することが大
きな問題となる製造ラインにおいて、ＶＮＡのダウン時
間を最小にする、ということである。また、データの収
集は、遠隔のオペレータによるものである必要がなく、
定例のメンテナンス・プログラムの一部として組織内で
行うことができる。

【００９２】図１７を参照すると、ＶＮＡを制御し校正
する方法のフローチャートが示されている。まず、ユー
ザは、図４に示されたようなコンピュータ１６に、ＤＵ
Ｔの測定が行われるための周波数を入力する（ステップ
２８）。次に、周波数は、校正が行われるべき周波数で
決定するために、予め測定された挿入可能の校正のネッ
トワークの周波数と、相互に関連される（ステップ３
０）。次に、校正を行うために、その周波数をＶＮＡに
ロードすることによってＶＮＡがセット・アップされる
（ステップ３２）。次に、上記に説明された方法に従っ
て、ＭＳＥＴＳの測定が行われる（ステップ３４）。ひ
とたび測定が終了すると、エラー・モデルのエラー項が
計算される（ステップ３６）。次に、それらのエラー項
が、測定されるＤＵＴのための適当な周波数に改変する
ために用いられる（ステップ３８）。次に、ＶＮＡはそ
の初期状態に回復され（ステップ４０）、そしてＭＳＥ
ＴＳが接続を解かれ得、ＤＵＴが測定のために接続され
得る。

【００９３】一実施例において、制御ルーチンが、挿入
可能ＭＳＥＴＳ１４及びＶＮＡ１２と相互接続を有する
コンピュータ１６（図４）によって提供される。例え
ば、モデル８５１０ヒューレットパッカード・ネットワ
ーク・アナライザが用いられ、そしてコンピュータがラ
イン１８を経由してＩＥＥＥ−４８８標準コネクタを用
いる標準ポートに相互接続される。しかしながら、上記
で説明したように、制御ルーチンとコンピュータ機能と
を直接に２ポートＭＳＥＴＳ１４に組み込むか、又はＶ
ＮＡ１２に別に提供することができる。

【００９４】本願発明のＭＳＥＴＳの他の応用は、これ
を、ＶＮＡのための自己校正回路４８を導出するために
ＶＮＡテスト・セットの内部に配置できることである。
図１８を参照すると、２つの本質的に同一のＭＳＥＴＳ
５０及び５２がＶＮＡのカプラ５４、５５、５６、５７
のうしろに配置され、ＶＮＡテスト・セットのポート１
及びポート２に反射係数を与えるように制御される。ま
た、これらＭＳＥＴＳは、ＶＮＡのカプラ５４、５５、
５６、５７のまえに配置することもできる。この実施例
では、２つのＭＳＥＴＳを一度校正して、その後にこの
２つのＭＳＥＴＳを自己校正ＶＮＡとして用いることが
可能である。即ち、最初に自己校正ＶＮＡを特徴付けす
ることが可能であり、次に、その後に、単に自己校正Ｖ
ＮＡのポート１とポート２との間に貫通接続を行うこと
によって、ＶＮＡが用いられる各回にＶＮＡを自己校正
することが可能である。

【００９５】自己校正ＶＮＡの実施例は、校正するのが
特に困難である任意の媒体上のＤＵＴを測定するのに用
いられるフレキシブル・ネットワーク・アナライザとし
て、特に都合がよい。例えば、自己校正ＶＮＡを、オン
ウエハ（on-wafer）測定のためのＶＮＡを校正するのに
用いることができる。これは、単に、ＶＮＡのポートに
結合されるオンウエハ・プローブを校正標準の貫通の部
分に置き、ＶＮＡを以下に説明する自己校正ルーチンを
とおして走らせることによって行われる。即ち、自己校
正ＶＮＡは、オンウエハかつ固定物の測定のためのＶＮ
Ａを校正する、冗長でしばしば大変困難な、仕事を除く
ために用いられる。

【００９６】図１８を参照する。自己校正ＶＮＡを特徴
付けするための最初の校正の手順が、デバイスの基準面
５８で校正を行うことによってなされる。これは、各Ｍ
ＳＥＴＳを通して低損失条件を確立するために、各ＭＳ
ＥＴＳのすべてのＰＩＮダイオードをリバース・バイア
スすることによってなされる。次に、信号源６８からの
信号が、スイッチ６２の適当な位置を選択することによ
ってポート１に与えられる。出力ＭＳＥＴＳのＰＩＮダ
イオードは、異なるインピーダンスについて、ステップ
を通して行うために、フォワード・バイアスされる。出
力ＭＳＥＴＳ５２によって与えられた多種のインピーダ
ンスからの結果としての反射係数は、デバイスの基準面
５８で測定され、それによって、出力ＭＳＥＴＳ５２を
特徴付けする。

【００９７】同様に、入力ＭＳＥＴＳ５０が、出力ＭＳ
ＥＴＳのすべてのＰＩＮダイオードをリバース・バイア
スし、ＲＦ信号をポート２に送るようにスイッチ６２の
位置を切り換え、入力ＭＳＥＴＳ５０のＰＩＮダイオー
ドを多種のインピーダンスを通してステップを進めてデ
バイスの基準面５８で反射係数を測定することによっ
て、特徴付けされる。

【００９８】上記で説明された校正ステップにより、ひ
とたび自己校正ＶＮＡが最初に特徴付けされると、次
に、ＭＳＥＴＳが、ＶＮＡのポート１又は２に何度も接
続をしたり接続を解いたりする必要なしに、また人間の
介在の必要なしに、ＶＮＡを自己校正するために以下に
説明されるステップに従って多種のインピーダンスを通
してステップを進めることができる。上記で最初に特徴
付けたように、自己校正ＶＮＡの自己校正手順のステッ
プは、一実施例に従うと以下のようである。

【００９９】（１）ＶＮＡのポート１とポート２との間
に貫通接続を確立し、（２）出力ＭＳＥＴＳ５２によっ
て与えられる３つのインピーダンスを測定することによ
って、指向性ＥＤＦ、ソース整合ＥＳＦ及び反射トラッ
キングＥＲＦのエラー項をポート１で決定し、（３）こ
れらインピーダンスＳ_11Aの既知の初期値を基にかつ上
記で説明した式２を用いてエラー項を計算する。

【０１００】次に、（４）入力ＭＳＥＴＳを最初に特徴
付けされた多種の既知のインピーダンスを通してステッ
プを進め、そして上記で説明したようにエラー項を計算
するために式４を用いることによって、デバイスの基準
面５８で与えられる反射係数を測定することによって、
指向性ＥＤＲ、ソース整合ＥＳＲ及び反射トラッキング
ＥＲＲのエラー項をポート２で決定する。

【０１０１】次に、（５）入力ＭＳＥＴＳと出力ＭＳＥ
ＴＳの両方のＰＩＮダイオードをすべてリバース・バイ
アスし、そして上記で説明した式９及び式１０を用いる
ことによって、フォワードＥＬＦとリバースＥＬＲの負
荷整合エラー項を決定する。式９及び式１０において、
Ｓ_11A＝Ｓ_22A＝０及びＳ_21A＝Ｓ_12A＝１である。なぜな
ら、いま、ＭＳＥＴＳのかわりに、ＶＮＡのポート間に
貫通接続があるからである。

【０１０２】次に、（６）両方のＭＳＥＴＳのすべての
ＰＩＮダイオードがリバース・バイアスで、フォワード
Ｓ_21M及びリバースＳ_12Mの透過係数を測定する。ここ
で、フォワード分離ＥＸＦ及びリバース分離ＥＸＲを除
いて、式１１及び式１２のすべてのパラメータが知られ
る。このネットワーク・アナライザの技術において、エ
ラー項ＥＸＦ及びＥＸＲの計算をわざわざせず、また、
ＶＮＡのポート１とポート２との間の分離状態の測定を
わざわざしないのが慣例である。従って、項ＥＸＦ及び
ＥＸＲは０にセットされ得、そして、フォワード透過ト
ラッキングＥＴＦ係数及びリバース透過トラッキングＥ
ＴＲ係数が、式１１及び式１２を用いて計算され得る。

【０１０３】また、ポート１とポート２との間の分離の
測定が、ポート１とポート２との間の貫通接続を解き、
入力ＭＳＥＴＳ及び出力ＭＳＥＴＳのすべてのＰＩＮダ
イオードをリバース・バイアスすることによって、行わ
れる。次に、以前に説明した式７及び式８を用いてエラ
ー項ＥＸＦ及びＥＸＲが計算できる。エラー項ＥＸＦ及
びＥＸＲが知られると、式１１及び式１２を用いてエラ
ー項ＥＴＦ及びＥＴＲが計算できる。即ち、すべてのエ
ラー項が、図１８に示した実施例で計算され得る。更
に、ＤＵＴの測定を行うためにポート１とポート２との
間のケーブルの接続が解かれるべきであるので、上記で
説明した技術は別のステップを必要としない。

【０１０４】図１９は、図１８の実施例に関して上記で
説明したのと同じ様式で利用され得るＶＮＡのための自
己校正回路６０別の実施例である。しかし、ＶＮＡのポ
ート１及びポート２が信号源６８からの配線６７に接続
されたスロー６３及び６５に接続されるように構成され
た単極双投スイッチ６４及び６６を用い、従来の校正技
術を利用する初期の校正が行われるところが異なる。入
力ＭＳＥＴＳ７２及び出力ＭＳＥＴＳ７０は、それぞ
れ、５０オームの値をもつ整合された終端Ｒを経由して
グラウンド２７に接続される。その後、上記のステップ
を用いて自己校正ルーチンが行われる。そこにおいて
は、単極双投スイッチは、既知のインピーダンスを確立
するのに用いられるＭＳＥＴＳに接続される。言い換え
ると、単極双投スイッチ６２のスロー７３が、信号源６
８に接続され、単極双投スイッチ６４の極６５が、出力
ＭＳＥＴＳ７０（スロー７５）に接続され、出力ＭＳＥ
ＴＳネットワーク７０の特徴付けをするようにする。同
様に、単極双投スイッチ６２のスイッチ７３が、信号源
６８に接続され、単極双投スイッチ６６の極６３が、入
力ＭＳＥＴＳ７２（スロー７７）に接続され、入力ＭＳ
ＥＴＳ７２の特徴付けをするようにする。その後、図１
８の実施例に関して上記で説明したステップを用いて自
己校正ルーチンが行われる。

【０１０５】本願発明の複数の実施例を上記で説明した
が、それらは例示的なものであって本願発明を制限する
ものではなく、単なる例として示されたものであること
が、当業者には明らかである。多数の変更及び他の実施
例が当業者の考える範囲にあり、それらは本願の請求項
によって定めた本願発明の範囲に含まれると考えられ
る。

【図面の簡単な説明】

【図１】図１のＡ及びＢは、従来技術の方法に従って測
定される挿入可能なデバイスのための、ベクトル・ネッ
トワーク・アナライザの校正を示す図である。

【図２】図２のＡ及びＢは、従来技術の方法に従ってＶ
ＮＡの２つのポートの各々で「アダプタ除去」技術を用
いて測定される非挿入可能なデバイスのための、ベクト
ル・ネットワーク・アナライザの校正を示す図である。

【図３】図３のＡ及びＢは、従来技術の方法に従ってＶ
ＮＡの２つのポートの各々で「アダプタ除去」技術を用
いて測定される非挿入可能なデバイスのための、ベクト
ル・ネットワーク・アナライザの校正を示す図である。

【図４】図４は、本願発明に従った校正システムの図で
ある。

【図５】図５は、本願発明に従ったマルチステート電子
転送標準のマイクロ波部分の一実施例の詳細な図であ
る。

【図６】図６は、図５のマルチステート電子転送標準の
回路をオペレーションするためのデジタル制御回路の詳
細な図である。

【図７】図７は、本願発明に従ったマルチステート電子
転送標準とともに用いられる２ポート１２項エラー修正
モデルのフロー図である。

【図８】図８は、マルチステート電子転送標準への接続
を示す図であり、ここにおいて、測定されるＤＵＴは挿
入可能デバイスである。

【図９】図９のＡ及びＢは、マルチステート電子転送標
準に行われる接続を示し、ここにおいて、測定されるＤ
ＵＴは非挿入可能なデバイスである。

【図１０】図１０のＡ及びＢは、本願発明に従って非挿
入可能なデバイスのために、ＶＮＡを校正するためにマ
ルチステート電子転送標準に行われる接続を示す。

【図１１】図１１は、本願発明のマルチステート電子転
送標準の第２の実施例を示す図である。

【図１２】図１２は、図１１のマルチステート電子転送
標準をオペレーションするための制御回路の図である。

【図１３】図１３は、ＶＮＡと関連するエラー・マトリ
クスを示す図である。

【図１４】図１４は、マルチポート・ネットワーク・ア
ナライザ及びマルチポート・マルチステート電子転送標
準への及びそれらの間の接続を示す図である。

【図１５】図１５は、マルチポート・マルチステート電
子転送標準のブロック図である。

【図１６】図１６は、マルチポートＶＮＡを構成する複
数の２ポート・エラー・マトリクスを示す図である。

【図１７】図１７は、本願発明に従って校正係数を得る
ためのコンピュータ制御手順を示すフローチャートであ
る。

【図１８】図１８は、本願発明に従った一対のマルチス
テート電子転送標準を用いる自己校正ＶＮＡの図であ
る。

【図１９】図１９は、本願発明に従った自己校正ＶＮＡ
の別の実施例である。

【符号の説明】

１２、１１２ベクトル・ネットワーク・アナライザ１４マルチステート電子転送標準１６コンピュータ制御装置１８データ・ライン２０メモリ２２制御ライン２３インターフェース（図４）、制御信号（図６）２４キーボード２５マイクロ波回路２７グラウンド３３バイアス供給部５０、７２入力ＭＳＥＴＳ５２、７０出力ＭＳＥＴＳ５８基準面６０自己校正回路６２スイッチ６３、６５、１５５、１５７、１６６、１６８スイッ
チの極６４、６６、１５４、１５６単極双投スイッチ６７配線６８信号源７３、７５、７７、１３８、１４０、１４２、１４４、
１４６、１４８、１５０、１５２、１５８、１６０、１
６２、１６４スイッチのスロー１００、１０２、１０４、１０６、１０８、１１０、１
２０、１２２、１２４、１２６、１２８、１３０、１３
２、１３４、１３６、１３８、１４０、１４２校正標準
（図１、図２、図３）１１２’ マルチポート・ネットワーク・アナライザ１１４、１１６ベクトル・ネットワーク・アナライザ
１１２のポート１２０、１２２、１２４、１２６、１３０、１３２コ
ネクタ（図８、図９、図１０）１２８、１４４アダプタ１３４、１３６単極四投スイッチ１５４伝送ライン１７０、１７２ポート１７６アドレス可能８ビットラッチ１７８ＣＭＯＳゲート１８０ＮＰＮトランジスタ１８２制御ライン１８４ＤＣ供給源２００、２０２散乱マトリクス２１０デバイス２１２マルチポート・マルチステート電子転送標準２１４、２１６、２１８、２２０、２２２、２２４マ
ルチポート・ネットワーク・アナライザのポート２３０、２３２、２３４、２３６、２３８、２４０マ
ルチポート・マルチステート電子転送標準のポート２４２、２４４、２４６、２４８、２５０、２５２エ
ラー・マトリクスＡ、Ｂ、Ｃ基準面Ｂ０〜Ｂ１５信号ラインＢ０₁〜Ｂ１５₁、Ｂ０₂〜Ｂ１５₂ 出力制御ラインＣ１、Ｃ２、Ｃ３、Ｃ４〜Ｃ１９、Ｃ２０〜Ｃ３５キ
ャパシタＤ１〜Ｄ１６ＰＩＮダイオードＪ０接続Ｊ１〜Ｊ１６制御ライン接続Ｌ１ＲＦコイル・インダクタＬ２〜Ｌ１７ＲＦコイルＲ１、Ｒ２、Ｒ３抵抗Ｔ１〜Ｔ１７マイクロストリップ伝送ラインＵ１、Ｕ２、Ｕ７ダーリントン・トランジスタ・アレ
ーＵ３、Ｕ４、Ｕ５、Ｕ６抵抗ネットワーク

───────────────────────────────────────────────────── フロントページの続き (72)発明者マイケル・ティー・ファルシネリアメリカ合衆国マサチューセッツ州01810, アンドーバー，アザリー・ドライブ６ (72)発明者ピーター・ブイ・フィリップスアメリカ合衆国マサチューセッツ州01453, レオミンスター，メイン・ストリート 1233

Claims

【特許請求の範囲】

【請求項１】ネットワーク・アナライザを校正するた
めの方法において、少なくとも第１ポートと第２ポートとを有するネットワ
ーク・アナライザを提供するステップと、少なくとも１つのポートを有するマルチステート電子転
送標準を提供するステップと、前記ネットワーク・アナライザの前記第１ポート及び第
２ポートのうちの１つのポートに前記マルチステート電
子転送標準の前記少なくとも１つのポートをインターフ
ェースするステップと、前記マルチステート電子転送標準の前記少なくとも１つ
のポートで前記マルチステート電子転送標準をもって複
数の状態を生成するステップと、生成された前記複数の状態を基にして校正係数を導出す
るステップと、を備えることを特徴とするネットワーク
・アナライザを校正するための方法。
【請求項２】複数の状態を生成する前記ステップは、
複数の半導体のスイッチング・デバイスであって、各ス
イッチング・デバイスが所定の長さの伝送ラインによっ
て相互接続された、複数の半導体のスイッチング・デバ
イスのうちの少なくとも１つをバイアスすることを含
む、ことを特徴とする請求項１に記載のネットワーク・
アナライザを校正するための方法。
【請求項３】前記ネットワーク・アナライザの前記第
１ポート及び第２ポートのうちの少なくとも１つのポー
トに、所定の状態を生成するように複数の前記スイッチ
ング・デバイスのうちの所定のものをバイアスする制御
コンピュータを提供するステップ、を更に備えることを
特徴とする請求項２に記載のネットワーク・アナライザ
を校正するための方法。
【請求項４】複数の状態を生成する前記ステップは、
各スローが複素インピーダンスに接続される複数の単極
複数投スイッチのうちの少なくとも１つをバイアスする
ことを含む、ことを特徴とする請求項１に記載のネット
ワーク・アナライザを校正するための方法。
【請求項５】前記ネットワーク・アナライザの前記第
１ポート及び第２ポートのうちの少なくとも１つのポー
トに、所定の状態を生成するように複数の前記単極複数
投スイッチの所定のものをバイアスする制御コンピュー
タを提供するステップ、を更に備えることを特徴とする
請求項４に記載のネットワーク・アナライザを校正する
ための方法。
【請求項６】前記複数の状態は、前記ネットワーク・
アナライザの前記第１ポート及び第２ポートのうちの一
方又は両方で１ポート校正を行うための複数の複素反射
係数を含む、ことを特徴とする請求項１、２、３、４、
５に記載のネットワーク・アナライザを校正するための
方法。
【請求項７】前記複数の状態は、２ポート校正を行う
ために前記ネットワーク・アナライザの前記第１ポート
及び第２ポートに与えられる、ことを特徴とする請求項
１、２、３、４、５に記載のネットワーク・アナライザ
を校正するための方法。
【請求項８】前記複数の状態は、導出された前記校正
係数の正確性を検証するための透過係数と反射係数とを
含む、ことを特徴とする請求項１、２、３、４、５、
６、７に記載のネットワーク・アナライザを校正するた
めの方法。
【請求項９】前記半導体のスイッチング・デバイスは
ＰＩＮダイオードからなる、ことを特徴とする請求項
２、３、６、７、８に記載のネットワーク・アナライザ
を校正するための方法。
【請求項１０】前記複数の状態は、複数の複素反射係数と、低損失透過接続と、高分離状態とを含む、ことを特徴とする請求項１、２、
３、４、５、６、７、８、９に記載のネットワーク・ア
ナライザを校正するための方法。
【請求項１１】前記複数の状態は、複数の複素反射係数と、低損失透過接続と、中間インピーダンスとを含む、ことを特徴とする請求項
１、２、３、４、５、６、７、８、９に記載のネットワ
ーク・アナライザを校正するための方法。
【請求項１２】テストの下の挿入可能のデバイスに対
して、更に、第１ポート及び第２ポートのそれぞれが前記テストの下
の挿入可能デバイスと嵌合する所定のセックスのコネク
タを有するネットワーク・アナライザを提供するステッ
プと、マルチステート電子転送標準を提供するステップであっ
て、その第１ポートが、このマルチステート電子転送標
準の第２ポートに結合されるコネクタのセックスと反対
のセックスのコネクタを有する、マルチステート電子転
送標準を提供するステップと、前記マルチステート電子転送標準の前記第１ポート及び
第２ポートを前記ネットワーク・アナライザの第１ポー
ト及び第２ポートにインターフェースするステップと、
を備えることを特徴とする請求項１、２、３、４、５、
６、７、８、９、１０、１１に記載のネットワーク・ア
ナライザを校正するための方法。
【請求項１３】第２マルチステート電子転送標準を提
供するステップであって、その第１ポートが、この第２
マルチステート電子転送標準の第２ポートに結合される
コネクタのセックスと反対のセックスのコネクタをも
つ、第２マルチステート電子転送標準を提供するステッ
プと、前記第２マルチステート電子転送標準の前記第１ポート
及び第２ポートを前記ネットワーク・アナライザの前記
第１ポート及び第２ポートにインターフェースするステ
ップと、前記ネットワーク・アナライザの前記第１ポート及び第
２ポートのうちの少なくとも１つのポートに前記第２マ
ルチステート電子転送標準で、拡張された周波数範囲で
複数の状態を生成するステップと、生成された前記複数の状態を基にして前記拡張された周
波数範囲の周波数で前記ネットワーク・アナライザの校
正係数を出するステップと、をを更に備えることを特徴
とする請求項１２に記載のネットワーク・アナライザを
校正するための方法。
【請求項１４】前記マルチステート電子転送標準によ
って、既知の電磁的応答特性を有する少なくとも３つの
転送標準を、前記複数の状態から、選択するステップ
と、前記マルチステート電子転送標準によって、選択された
前記転送標準の特性を測定するための任意の順番を選択
するステップと、前記ネットワーク・アナライザで、前記マルチステート
電子転送標準によって選択された順番で前記転送標準の
散乱パラメータＳ₁₁、Ｓ₂₁、Ｓ₁₂、Ｓ₂₂を測定するステ
ップと、前記転送標準の測定された前記散乱パラメータに対応す
るデータを記憶するステップと、測定された散乱パラメータに、記憶された前記データか
ら、前記校正係数を計算するステップと、を備えること
を特徴とする請求項１、２、３、４、５に記載のネット
ワーク・アナライザを校正するための方法。
【請求項１５】前記ネットワーク・アナライザにおけ
る任意の変化を周期的に監視するために、インターフェースする前記ステップは、前記マルチステ
ート電子転送標準を前記ネットワーク・アナライザに、
複数の所定の時間に、インターフェースするステップを
含み、複数の状態を生成する前記ステップは、前記複数の所定
の時間に前記マルチステート電子転送標準で複数の状態
を生成するステップを含み、校正係数を導出する前記ステップは、前記複数の所定の
時間に前記ネットワーク・アナライザの校正係数を導出
するステップを含み、前記ネットワーク・アナライザにおける変化について前
記校正係数を分析するステップを含む、ことを特徴とす
る請求項１、２、３、４、５、６、７、８、９、１０、
１１に記載のネットワーク・アナライザを校正するため
の方法。
【請求項１６】複数の状態を生成する前記ステップ
は、前記マルチステート電子転送標準をもって、少なく
とも３つの既知の反射係数を前記ネットワーク・アナラ
イザの前記第１ポート及び第２ポートのそれぞれに与え
るステップと、前記マルチステート電子転送標準をもっ
て、前記ネットワーク・アナライザの前記第１ポート及
び第２ポートのそれぞれに貫通状態を与えるステップと
を含み、導出する前記ステップは、前記マルチステート電子転送
標準の前記貫通状態の散乱マトリクスを計算するステッ
プを含む、ことを特徴とする請求項１、２、３、４、
５、６、７、８、９、１０、１１に記載のネットワーク
・アナライザを校正するための方法。
【請求項１７】電子校正デバイスであって、第１ポー
ト及び第２ポートを含み、前記第１ポート及び第２ポー
トのうちの少なくとも１つのポートがネットワーク・ア
ナライザの第１ポート及び第２ポートに個々に結合され
る、電子校正デバイスにおいて、電子校正デバイスの前記第１ポート及び第２ポートのそ
れぞれで複数の状態を生成するマルチステート電子転送
標準を備える、ことを特徴とする電子校正デバイス。
【請求項１８】前記マルチステート電子転送標準は、
複数の半導体のスイッチング・デバイスを更に備え、そ
れぞれのスイッチング・デバイスは所定の長さの伝送ラ
インによって相互接続され、よってこの電子校正デバイ
スの前記第１ポート及び第２ポートを形成する、ことを
特徴とする請求項１７に記載の電子校正デバイス。
【請求項１９】前記マルチステート電子転送標準は、
少なくとも２つの単極複数投スイッチを更に備え、該ス
イッチの各スローは複素インピーダンスに接続され且つ
各極はこの電子校正デバイスの前記第１ポート及び第２
ポートのうちの１つのポートを形成する、ことを特徴と
する請求項１７に記載の電子校正デバイス。
【請求項２０】前記所定の状態を生成するように複数
の前記スイッチング・デバイスの所定のものをバイアス
する制御装置を更に備えることを特徴とする請求項１
７、１８に記載の電子校正デバイス。
【請求項２１】所定の状態を生成するように前記単極
複数投スイッチのうちの少なくとも１つをバイアスする
制御装置を更に備えることを特徴とする請求項１７、１
９に記載の電子校正デバイス。
【請求項２２】前記所定の手順に応答して前記制御装
置をオペレーションする制御コンピュータを更に備え、
該制御コンピュータは、前記マルチステート電子転送標
準によって前記ネットワーク・アナライザに与えられる
状態のそれぞれを基にして前記第１ポート及び第２ポー
トのうちの少なくとも１つのポートから前記ネットワー
ク・アナライザの測定を記録し、そして、そこから前記
ネットワーク・アナライザを校正するための校正係数を
導出する、ことを特徴とする請求項２０、２１に記載の
電子校正デバイス。
【請求項２３】前記複数の状態は、複数の複素反射係数と、低損失透過接続と、高分離状態とを含む、ことを特徴とする請求項１７、１
８、１９、２０、２１、２２に記載の電子校正デバイ
ス。
【請求項２４】前記複数の状態は、複数の複素反射係数と、低損失透過接続と、中間インピーダンスとを含む、ことを特徴とする請求項
１７、１８、１９、２０、２１、２２に記載の電子校正
デバイス。
【請求項２５】前記複数の状態は、１ポート校正を行
うための複数の複素反射係数を含む、ことを特徴とする
請求項１７、１８、１９、２０、２１、２２に記載の電
子校正デバイス。
【請求項２６】前記スイッチング・デバイスはＰＩＮ
ダイオードからなる、ことを特徴とする請求項１８に記
載の電子校正デバイス。
【請求項２７】各伝送ラインはマイクロストリップ伝
送ラインからなり、所定の長さの伝送ラインのそれぞれ
が素数の関係を基にして選択されて、各長さの伝送ライ
ンが何れの他の長さの伝送ラインによってもちょうどに
分割できないようにする、ことを特徴とする請求項１８
に記載の電子校正デバイス。
【請求項２８】第２マルチステート電子転送標準を更
に備え、前記マルチステート電子転送標準及び前記第２
マルチステート電子転送標準の第１ポート及び第２ポー
トのうちの１つのポートは、それぞれ、前記ネットワー
ク・アナライザの前記第１ポート及び第２ポートのそれ
ぞれに相互接続され、前記マルチステート電子転送標準
及び前記第２マルチステート電子転送標準のそれぞれ
は、所定の前記状態を前記ネットワーク・アナライザの
前記第１ポート及び第２ポートのそれぞれに提供し、前
記ネットワーク・アナライザが連続的に校正されるよう
にする、ことを特徴とする請求項１７、１８、１９、２
０、２１、２２、２３、２４、２５、２６、２７に記載
の電子校正デバイス。
【請求項２９】テストの下の非挿入可能デバイスに用
いるためのネットワーク・アナライザを校正する方法に
おいて、少なくとも２つのポートであってそれぞれが前記テスト
の下の非挿入可能デバイスと嵌合する所定のセックスの
コネクタを有する少なくとも２つのポートを有するネッ
トワーク・アナライザを提供するステップと、第１マルチステート電子転送標準を提供するステップで
あって、その第１ポートが、この第１マルチステート電
子転送標準の第２ポートに結合されるコネクタのセック
スと反対のセックスのコネクタを有する、第１マルチス
テート電子転送標準を提供するステップと、前記テストの下の非挿入可能デバイスと同じセックスの
コネクタを有するアダプタを提供するステップと、前記第１マルチステート電子転送標準の前記第１ポート
及び第２ポートのうちの一方のポートを前記ネットワー
ク・アナライザの選択されたポートにインターフェース
するステップと、前記ネットワーク・アナライザの前記選択されたポート
で複数の既知のインピーダンス値を生成するステップ
と、複数の前記インピーダンス値を基にして前記ネットワー
ク・アナライザの前記選択されたポートで校正係数を導
出するステップと、前記ネットワーク・アナライザの前記選択されたポート
から前記第１マルチステート電子転送標準の前記一方の
ポートの接続を解き、前記第１マルチステート電子転送
標準の前記一方のポートを前記ネットワーク・アナライ
ザの第２ポートに接続するステップと、前記アダプタを、前記第１マルチステート電子転送標準
の前記第１ポート及び第２ポートのうちの他方のポート
と、前記ネットワーク・アナライザの前記選択されたポ
ートとに、インターフェースするステップと、前記第１マルチステート電子転送標準の前記他方のポー
トで複数の既知のインピーダンス値を生成するステップ
と、前記アダプタの散乱パラメータを導出するステップと、前記第１マルチステート電子転送標準の前記一方のポー
トで前記第１マルチステート電子転送標準で複数の状態
を生成するステップと、生成された前記複数の状態を基にして前記ネットワーク
・アナライザの校正係数を導出するステップと、を備え
ることを特徴とする校正する方法。
【請求項３０】第２マルチステート電子転送標準を提
供するステップであって、その第１ポートが、この第２
マルチステート電子転送標準の第２ポートに結合される
コネクタのセックスと反対のセックスのコネクタを有す
る、第２マルチステート電子転送標準を提供するステッ
プと、前記第２マルチステート電子転送標準の前記第１ポート
第２ポートのうちの１つのポートを前記ネットワーク・
アナライザの前記選択されたポートにインターフェース
するステップと、拡張された周波数範囲で前記ネットワーク・アナライザ
の前記選択されたポートで複数の既知のインピーダンス
値を生成するステップと、複数の前記インピーダンス値を基にして、前記拡張それ
た周波数範囲の周波数で、前記ネットワーク・アナライ
ザの前記選択されたポートで校正係数を導出するステッ
プと、前記ネットワーク・アナライザの前記選択されたポート
から前記第２マルチステート電子転送標準の前記一方の
ポートの接続を解き、前記ネットワーク・アナライザの
前記第２ポートに前記第２マルチステート電子転送標準
の前記一方のポートを接続するステップと、前記アダプタを、前記第２マルチステート電子転送標準
の前記第１ポート及び第２ポートのうちの他方のポート
と、前記ネットワーク・アナライザの前記選択されたポ
ートとに、インターフェースするステップと、前記拡張された周波数範囲で前記第２マルチステート電
子転送標準の前記他方のポートで複数の既知のインピー
ダンス値を生成するステップと、前記拡張された周波数範囲の周波数で前記アダプタの散
乱パラメータを導出するステップと、前記拡張された周波数範囲でかつ前記ネットワーク・ア
ナライザの前記選択されたポートで、前記第２マルチス
テート電子転送標準で複数の状態を生成するステップ
と、生成された前記複数の状態を基にして前記拡張された周
波数範囲の周波数で前記ネットワーク・アナライザの校
正係数を導出するステップと、を更に備えることを特徴
とする請求項２９に記載の校正する方法。
【請求項３１】ネットワーク・アナライザを校正する
ための電子校正キットにおいて、第１マルチステート電
子転送標準であって、少なくとも第１ポート及び第２ポ
ートを有し、前記第１ポート及び第２ポートのそれぞれ
が所定のコネクタを有する第１マルチステート電子転送
標準を備えることを特徴とする電子校正キット。
【請求項３２】電子校正キットは、挿入可能デバイス
及び非挿入可能デバイスの両方を測定するネットワーク
・アナライザを校正するために用いられ、更に、オスのコネクタを有する前記第１マルチステート電子転
送標準の前記第１ポートとメスのコネクタを有する前記
第２ポートと、第１ポート及び第２ポートを有する第１アダプタであっ
て、前記第１ポート及び第２ポートのそれぞれがオスの
コネクタを有する、第１アダプタと、第１ポート及び第２ポートを有する第２アダプタであっ
て、前記第１ポート及び第２ポートのそれぞれがメスス
のコネクタを有する、第１アダプタと、を備えることを
特徴とする請求項３１に記載の電子校正キット。
【請求項３３】前記第１マルチステート電子転送標準
の前記第１ポート及び第２ポートで複数の状態を生成す
るように前記第１マルチステート電子転送標準をオペレ
ーションするため、且つ前記ネットワーク・アナライザ
のエラー修正係数を計算するための、ソフトウエア・パ
ッケージを更に備えることを特徴とする請求項３２に記
載の電子校正キット。
【請求項３４】拡張された周波数範囲で前記ネットワ
ーク・アナライザを校正するための第２マルチステート
電子転送標準であって、オスのコネクタをもつ第１ポー
ト及びメスのコネクタをもつ第２ポートを有し、それぞ
れの該コネクタが前記第１マルチステート電子転送標準
のものと同じタイプであるコネクタを有する第２マルチ
ステート電子転送標準を更に備えることを特徴とする請
求項３２、３３に記載の電子校正キット。