JPH07193221A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07193221A JPH07193221A JP6272453A JP27245394A JPH07193221A JP H07193221 A JPH07193221 A JP H07193221A JP 6272453 A JP6272453 A JP 6272453A JP 27245394 A JP27245394 A JP 27245394A JP H07193221 A JPH07193221 A JP H07193221A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66946—Charge transfer devices
- H01L29/66954—Charge transfer devices with an insulated gate
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- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
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Abstract
(57)【要約】 （修正有）
【目的】 接近配置したゲート電極を重なった部分が生
じないよう形成できる半導体装置の製造法を提供する。 【構成】 半導体１の表面２に電気絶縁層８を形成し、
その上に互に隣接し誘電体層２１により分離された少く
とも２つの導体部を形成する。一方の導体部２０を絶縁
層上に堆積した第１の導体ポリＳｉ層により形成後、一
方の導体部の上側表面及び他方の導体部と対向する側壁
部２５に熱酸化により絶縁層２１を形成し、全表面にわ
たって第２の導体ポリＳｉ層２２を形成するが、この第
２導体層は第１導体層の側壁に対応する段差部を有す
る。第２導体部２３を規定するマスク２４を第２ポリＳ
ｉ層上に形成し、前記側壁上の絶縁層と対向する第２導
体層２２の部分からエッチングにより第２導体部２３を
形成する。さらに上記側壁部と対応するマスクの端縁２
６がほぼ側壁上に位置するようマスクを整列させ、第２
導体層が完全にその段差部も除去されるまでエッチング
する。
じないよう形成できる半導体装置の製造法を提供する。 【構成】 半導体１の表面２に電気絶縁層８を形成し、
その上に互に隣接し誘電体層２１により分離された少く
とも２つの導体部を形成する。一方の導体部２０を絶縁
層上に堆積した第１の導体ポリＳｉ層により形成後、一
方の導体部の上側表面及び他方の導体部と対向する側壁
部２５に熱酸化により絶縁層２１を形成し、全表面にわ
たって第２の導体ポリＳｉ層２２を形成するが、この第
２導体層は第１導体層の側壁に対応する段差部を有す
る。第２導体部２３を規定するマスク２４を第２ポリＳ
ｉ層上に形成し、前記側壁上の絶縁層と対向する第２導
体層２２の部分からエッチングにより第２導体部２３を
形成する。さらに上記側壁部と対応するマスクの端縁２
６がほぼ側壁上に位置するようマスクを整列させ、第２
導体層が完全にその段差部も除去されるまでエッチング
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体本体の表面に電
気的絶縁層を形成し、互いに隣接し誘電体層によって互
いに分離された少なく２個の導体部を前記絶縁層上に形
成し、一方の導体部を前記絶縁層上に堆積した第１の導
体層により形成し、その後前記一方の導体部の上側表面
及び少なくとも他方の導体部と対向する側壁部に誘電体
層を形成し、全表面に亘って第２の導体層を形成し、こ
の第２の導体層が第１の導体部の側壁に対応する段差部
を有し、次に、第２の導体部を規定するマスクを形成
し、第１の導体部の側壁上の誘電体層と対向する第２の
導体層の部分をエッチング処理して第２の導体部を形成
する半導体装置の製造方法に関するものである。本発明
は、このような製造方法によって製造された半導体装置
にも関するものである。
気的絶縁層を形成し、互いに隣接し誘電体層によって互
いに分離された少なく２個の導体部を前記絶縁層上に形
成し、一方の導体部を前記絶縁層上に堆積した第１の導
体層により形成し、その後前記一方の導体部の上側表面
及び少なくとも他方の導体部と対向する側壁部に誘電体
層を形成し、全表面に亘って第２の導体層を形成し、こ
の第２の導体層が第１の導体部の側壁に対応する段差部
を有し、次に、第２の導体部を規定するマスクを形成
し、第１の導体部の側壁上の誘電体層と対向する第２の
導体層の部分をエッチング処理して第２の導体部を形成
する半導体装置の製造方法に関するものである。本発明
は、このような製造方法によって製造された半導体装置
にも関するものである。
【０００２】本発明は、導体部がＣＣＤチャネル上に極
めて接近して形成されチャネル中での電荷の蓄積及び転
送を制御するように作用するゲート電極すなわちクロッ
ク電極を構成する電荷結合装置に特に重要である。この
場合、電極の数は通常２個以上にされている。本発明
は、ＣＣＤだけでなく、例えば導体トラックが互いに微
小距離だけ離間して存在するメモリのような他の型式の
半導体装置にも適用することができる。従って、以下の
説明において電荷結合装置を例にして説明するが、本発
明は電荷結合装置だけに限定されるものではない。
めて接近して形成されチャネル中での電荷の蓄積及び転
送を制御するように作用するゲート電極すなわちクロッ
ク電極を構成する電荷結合装置に特に重要である。この
場合、電極の数は通常２個以上にされている。本発明
は、ＣＣＤだけでなく、例えば導体トラックが互いに微
小距離だけ離間して存在するメモリのような他の型式の
半導体装置にも適用することができる。従って、以下の
説明において電荷結合装置を例にして説明するが、本発
明は電荷結合装置だけに限定されるものではない。
【０００３】
【従来の技術】電荷結合装置の通常の製造方法では、ゲ
ート電極は多層ワイヤリング（多層導体部）として形成
され、上側の導体部は下側の導体部に対して上方でオー
バラップするように形成されている。これにより、ゲー
ト電極間の相互間距離は、下側の導体層としてのゲート
電極の側壁部上の酸化膜の厚さよりも厚くならないよう
にすることができる。しかしながら、この方法の大きな
欠点は、電極部のオーバラップにより生ずるキャパシタ
ンスが相当大きく、電極のＲＣ時定数が相当大きくな
り、この結果転送速度が低下してしまう。さらに、キャ
パシタンス値が大きいため動作中のエネルギー消費が大
きくなってしまう。これらの欠点に対処するため、オー
バラップしない形態のゲート電極を形成することが提案
されている。この形態の電荷結合装置を製造するための
種々の方法が既知である。例えば、欧州特許第209425号
明細書に記載の製造方法では、第２の導体層が第１の導
体層としてのゲート電極とオーバラップするように形成
されている。そして、第２の導体層の下側のゲート電極
の上方の部分に窓が形成され、その後これらの窓を介し
て下側に位置するゲート電極の上側表面を被覆する酸化
膜が除去されている。次に、第２の導体層に異方性エッ
チング処理が施されて第２の導体層としてのゲート電極
が形成され、その間に下側の導体層によるゲート電極と
共に第２の導体層がその厚さの半分の厚さだけ除去され
る。上側導体層のオーバラップ部分は２個の側からエッ
チングされ、その全厚さに亘って除去されている。
ート電極は多層ワイヤリング（多層導体部）として形成
され、上側の導体部は下側の導体部に対して上方でオー
バラップするように形成されている。これにより、ゲー
ト電極間の相互間距離は、下側の導体層としてのゲート
電極の側壁部上の酸化膜の厚さよりも厚くならないよう
にすることができる。しかしながら、この方法の大きな
欠点は、電極部のオーバラップにより生ずるキャパシタ
ンスが相当大きく、電極のＲＣ時定数が相当大きくな
り、この結果転送速度が低下してしまう。さらに、キャ
パシタンス値が大きいため動作中のエネルギー消費が大
きくなってしまう。これらの欠点に対処するため、オー
バラップしない形態のゲート電極を形成することが提案
されている。この形態の電荷結合装置を製造するための
種々の方法が既知である。例えば、欧州特許第209425号
明細書に記載の製造方法では、第２の導体層が第１の導
体層としてのゲート電極とオーバラップするように形成
されている。そして、第２の導体層の下側のゲート電極
の上方の部分に窓が形成され、その後これらの窓を介し
て下側に位置するゲート電極の上側表面を被覆する酸化
膜が除去されている。次に、第２の導体層に異方性エッ
チング処理が施されて第２の導体層としてのゲート電極
が形成され、その間に下側の導体層によるゲート電極と
共に第２の導体層がその厚さの半分の厚さだけ除去され
る。上側導体層のオーバラップ部分は２個の側からエッ
チングされ、その全厚さに亘って除去されている。
【０００４】
【発明が解決しようとする課題】上述した既知の製造方
法は、下側の導体層と上側の導体層とのオーバラップ部
分が除去されているが、その製造工程が複雑になり過ぎ
てしまう。従って、より一層簡単な製造方法でオーバラ
ップ部分のない電荷結合装置の開発が強く要請されてい
る。本発明の目的はは、別の処理工程を必要とせず簡単
な方法でオーバラップ部分がなく互いに極めて短い距離
でゲート電極を形成できる製造方法を提供することにあ
る。
法は、下側の導体層と上側の導体層とのオーバラップ部
分が除去されているが、その製造工程が複雑になり過ぎ
てしまう。従って、より一層簡単な製造方法でオーバラ
ップ部分のない電荷結合装置の開発が強く要請されてい
る。本発明の目的はは、別の処理工程を必要とせず簡単
な方法でオーバラップ部分がなく互いに極めて短い距離
でゲート電極を形成できる製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段並びに作用】上記目的を達
成するため、本発明による半導体装置の製造方法は、冒
頭部で製造方法において、前記マスクを前記第１の導体
部に対して、このマスクの前記第１の導体部の側壁部と
対応する端縁がほぼ第１の導体部の側壁上の誘電体層上
に位置するように整列させ、前記エッチングを異方性エ
ッチングとすると共に、第１の導体部上の第２の導体層
がほぼ完全に除去された後第２の導体層の段差部が、前
記マスクの下側の部分がエッチングされることにより少
なくとも部分的に除去されるまで続けることを特徴とす
る。
成するため、本発明による半導体装置の製造方法は、冒
頭部で製造方法において、前記マスクを前記第１の導体
部に対して、このマスクの前記第１の導体部の側壁部と
対応する端縁がほぼ第１の導体部の側壁上の誘電体層上
に位置するように整列させ、前記エッチングを異方性エ
ッチングとすると共に、第１の導体部上の第２の導体層
がほぼ完全に除去された後第２の導体層の段差部が、前
記マスクの下側の部分がエッチングされることにより少
なくとも部分的に除去されるまで続けることを特徴とす
る。
【０００６】図面に基いて詳細な説明するように、段差
部の上側の導体層は主として縦方向にエッチングされる
ので、マスクの下側の部分を適切にエッチングすること
ができる。段差部の上側導体層の厚さは比較的厚いの
で、過剰エッチングによりゲート電極間に不所望な開口
部が生ずることなく段差部の第２の導体層を適切にエッ
チングすることができる。
部の上側の導体層は主として縦方向にエッチングされる
ので、マスクの下側の部分を適切にエッチングすること
ができる。段差部の上側導体層の厚さは比較的厚いの
で、過剰エッチングによりゲート電極間に不所望な開口
部が生ずることなく段差部の第２の導体層を適切にエッ
チングすることができる。
【０００７】本発明の重要な実施例は、前記第２の導体
層を、前記マスクを形成する際の整列公差と同種度の大
きさの厚さに形成することを特徴とする。
層を、前記マスクを形成する際の整列公差と同種度の大
きさの厚さに形成することを特徴とする。
【０００８】以下、図面に基いて本発明を詳細に説明す
る。
る。
【０００９】
【実施例】図面は線図的なものであり、スケール通りに
表示されていない。図１は通常の方法によって製造され
た電荷結合装置を示す断面図である。この電荷結合装置
は例えばシリコンから成る半導体本体１を具え、この半
導体本体１は面２を有している。電荷転送チャネルはこ
の面２又はその近傍に通常の方法により画成される。電
荷の蓄積及び転送はクロック電圧φ1 ，φ2 等により制
御され、これらクロック電圧はゲート電極すなわちクロ
ック電極に供給される。図面上５個のクロック電極３〜
７だけを図示するが、実際には多くの場合クロック電極
の数は一層多数になる。これらの電極は、例えば酸化膜
及び／又は窒化シリコン層のようなゲート誘電体層８に
より面２から絶縁する。
表示されていない。図１は通常の方法によって製造され
た電荷結合装置を示す断面図である。この電荷結合装置
は例えばシリコンから成る半導体本体１を具え、この半
導体本体１は面２を有している。電荷転送チャネルはこ
の面２又はその近傍に通常の方法により画成される。電
荷の蓄積及び転送はクロック電圧φ1 ，φ2 等により制
御され、これらクロック電圧はゲート電極すなわちクロ
ック電極に供給される。図面上５個のクロック電極３〜
７だけを図示するが、実際には多くの場合クロック電極
の数は一層多数になる。これらの電極は、例えば酸化膜
及び／又は窒化シリコン層のようなゲート誘電体層８に
より面２から絶縁する。
【００１０】電荷結合装置を良好に動作させるのに重要
な事項は、電極を互いに極めて接近して配置すること、
すなわち電極間の相互間路離を通常の装置で得られる最
小寸法よりも一層小さくすることである。この目的を達
成するため、電極は通常多層ワイヤリングにより形成さ
れる。図１は電気的絶縁層によって分離された２個の導
体層を有する実施例を一例として示し、本例では電極４
及び６は多結晶シリコン（以後、ポリシリコンと称す
る）又は適当な金属の第１の導体層として形成し、電極
３，５及び７は第２のポリシリコン又は金属層として形
成する。これら電極間の距離は電極４及び６の側面を被
覆する酸化膜９の厚さにより決定される。酸化膜９の値
は例えば0.2 μｍである。図示のように、電極３，５，
７は電極４，６等と重り合うので、重要な整列工程が不
要になる。この電極間の重り合いにより電極間に大きな
容量が生じ、この結果エネルギー消費が増大してしま
う。さらに、重り合った電極形態により、以後の処理に
おいてしばしば不具合となる強い形態性すなわち平坦で
ない表面が形成されてしまう。
な事項は、電極を互いに極めて接近して配置すること、
すなわち電極間の相互間路離を通常の装置で得られる最
小寸法よりも一層小さくすることである。この目的を達
成するため、電極は通常多層ワイヤリングにより形成さ
れる。図１は電気的絶縁層によって分離された２個の導
体層を有する実施例を一例として示し、本例では電極４
及び６は多結晶シリコン（以後、ポリシリコンと称す
る）又は適当な金属の第１の導体層として形成し、電極
３，５及び７は第２のポリシリコン又は金属層として形
成する。これら電極間の距離は電極４及び６の側面を被
覆する酸化膜９の厚さにより決定される。酸化膜９の値
は例えば0.2 μｍである。図示のように、電極３，５，
７は電極４，６等と重り合うので、重要な整列工程が不
要になる。この電極間の重り合いにより電極間に大きな
容量が生じ、この結果エネルギー消費が増大してしま
う。さらに、重り合った電極形態により、以後の処理に
おいてしばしば不具合となる強い形態性すなわち平坦で
ない表面が形成されてしまう。
【００１１】図２〜４は本発明により製造した電荷結合
装置の一部を示し、本例では互いに隣接する２個の電極
を示す。この製造方法では、半導体本体１の面２を酸化
シリコン層及び窒化シリコン層の二重層から成るゲート
誘電体層８で被覆する。ポリシリコン層を例えば約0.5
μｍの厚さに堆積した後、電極20を通常の方法でフォト
マスク及びエッチングにより形成する。ＣＣＤの場合こ
のポリシリコン層により図示の電極だけでなく他の電極
も形成する。次の工程において（図３）、電気的絶縁層
21を形成する。本例では、厚さが約0.2 μｍの酸化層を
熱酸化により形成する。次に、図４に示すように、第２
のポリシリコン層22を約0.4 μｍの厚さに形成する。電
極20と隣接する電極23はポリシリコン層22上に形成した
フォトマスク24により規定する。
装置の一部を示し、本例では互いに隣接する２個の電極
を示す。この製造方法では、半導体本体１の面２を酸化
シリコン層及び窒化シリコン層の二重層から成るゲート
誘電体層８で被覆する。ポリシリコン層を例えば約0.5
μｍの厚さに堆積した後、電極20を通常の方法でフォト
マスク及びエッチングにより形成する。ＣＣＤの場合こ
のポリシリコン層により図示の電極だけでなく他の電極
も形成する。次の工程において（図３）、電気的絶縁層
21を形成する。本例では、厚さが約0.2 μｍの酸化層を
熱酸化により形成する。次に、図４に示すように、第２
のポリシリコン層22を約0.4 μｍの厚さに形成する。電
極20と隣接する電極23はポリシリコン層22上に形成した
フォトマスク24により規定する。
【００１２】マスクが電極20と広くオーバラップする従
来の方法とは異なり、本発明では、マスクを電極20の側
面25に対して整列させているので、フォトマスクの端縁
が酸化膜21のポリシリコン層の側壁25と段差部との間に
位置し、マスク24と電極20との間にオーバラップ部分は
全く又はほとんど存在しないことになる。好ましくは、
マスク24は、その端縁26が酸化膜21の側壁とほぼ一致す
るように形成する。図４はライン全体についてのマスク
24の理想的な整列状態を示す。
来の方法とは異なり、本発明では、マスクを電極20の側
面25に対して整列させているので、フォトマスクの端縁
が酸化膜21のポリシリコン層の側壁25と段差部との間に
位置し、マスク24と電極20との間にオーバラップ部分は
全く又はほとんど存在しないことになる。好ましくは、
マスク24は、その端縁26が酸化膜21の側壁とほぼ一致す
るように形成する。図４はライン全体についてのマスク
24の理想的な整列状態を示す。
【００１３】次に、ポリシリコン層22について例えばＣ
Ｆ4 とＯ2 の混合プラズマのもとで異方性エッチングを
行ない、電極20上のポリシリコンの部分を除去する。酸
化膜21までエッチングが進んだとき、すなわち電極20上
の全てのポリシリコン層が除去されたときエッチングを
停止するが、フォトマスク24の下側の段差部のポリシリ
コンが除去されるようにエッチングを続ける。特別な実
施例において、オーバエッチングの程度は約40％であ
る。ポリシリコン層22に段差部が存在しこの段差部はエ
ッチング中に縦方向にほとんど除去されるので、このオ
ーバエッチングは酸化膜21と電極23との間に開口を形成
することなく行なうことができる。上述した40％のオー
バエッチングの場合ポリシリコン層はライン27で示す部
分まで除去される。図面から明らかなように、例えば側
壁部25に形成される容量を低減することが望まれる場
合、ポリシリコン層は不具合を生ずることなくさらにエ
ッチングすることができる。
Ｆ4 とＯ2 の混合プラズマのもとで異方性エッチングを
行ない、電極20上のポリシリコンの部分を除去する。酸
化膜21までエッチングが進んだとき、すなわち電極20上
の全てのポリシリコン層が除去されたときエッチングを
停止するが、フォトマスク24の下側の段差部のポリシリ
コンが除去されるようにエッチングを続ける。特別な実
施例において、オーバエッチングの程度は約40％であ
る。ポリシリコン層22に段差部が存在しこの段差部はエ
ッチング中に縦方向にほとんど除去されるので、このオ
ーバエッチングは酸化膜21と電極23との間に開口を形成
することなく行なうことができる。上述した40％のオー
バエッチングの場合ポリシリコン層はライン27で示す部
分まで除去される。図面から明らかなように、例えば側
壁部25に形成される容量を低減することが望まれる場
合、ポリシリコン層は不具合を生ずることなくさらにエ
ッチングすることができる。
【００１４】集積回路の設計ではアラインメント誤差が
常に生ずるため、マスクの端縁26は実際には右側又は左
側にわずかに変位する。図４は右側又は左側の両方にず
れたときのアラインメント公差が約0.4 μｍ（すなわ
ち、両方向に0.2 μｍずれた場合）の場合のマスク24の
端縁をそれぞれ破線26′，26′′で示す。このアライン
メント公差は現在の整列装置を用いれば容易に達成され
る。マスク26が右側に大幅にずれてしまい、電極20上で
重り合った場合、オーバーエッチングによりポリシリコ
ン層22は電極20上の部分は完全に除去され、電極20と23
との間にオーバラップ部分は生じない。また、オーバエ
ッチングが約40％の場合、電極23の境界部27はライン2
7′で示す位置まで変位する。マスク24の端縁が左側に
0.2 μｍずれた場合、マスクの端縁26はライン26′で示
す位置まで変位し境界部27はライン27′で示す位置まで
変位する。ポリシリコン層22に段差部が存在するため、
この状態ではエッチングは主に縦方向に行なわれ、段差
部は段差部全体の厚さに亘ってポリシリコン層が除去さ
れるのを防止するのに十分な高さを有している。
常に生ずるため、マスクの端縁26は実際には右側又は左
側にわずかに変位する。図４は右側又は左側の両方にず
れたときのアラインメント公差が約0.4 μｍ（すなわ
ち、両方向に0.2 μｍずれた場合）の場合のマスク24の
端縁をそれぞれ破線26′，26′′で示す。このアライン
メント公差は現在の整列装置を用いれば容易に達成され
る。マスク26が右側に大幅にずれてしまい、電極20上で
重り合った場合、オーバーエッチングによりポリシリコ
ン層22は電極20上の部分は完全に除去され、電極20と23
との間にオーバラップ部分は生じない。また、オーバエ
ッチングが約40％の場合、電極23の境界部27はライン2
7′で示す位置まで変位する。マスク24の端縁が左側に
0.2 μｍずれた場合、マスクの端縁26はライン26′で示
す位置まで変位し境界部27はライン27′で示す位置まで
変位する。ポリシリコン層22に段差部が存在するため、
この状態ではエッチングは主に縦方向に行なわれ、段差
部は段差部全体の厚さに亘ってポリシリコン層が除去さ
れるのを防止するのに十分な高さを有している。
【００１５】図５は上述したエッチング工程後の電荷結
合装置の断面を示し、本例では電極23を規定するために
用いたマスク24は設計値に比べて左側に僅かにずらして
いる。第１のポリシリコン層として形成した電極を符号
20で示す（これらの電極は必ずしもＣＣＤの同一位相に
属するものではない）。電極23は第２のポリシリコン層
としての電極とする。これらの電極は電極20とオーバラ
ップしていないので、寄生容量は極めて微小になる。さ
らに、この半導体構造のオーバラップする電極を有する
図１の半導体構造よりも一層平坦であり、例えば接点や
カラーフィルタ等を形成するような別の工程に対しても
有益である。本発明の半導体装置は、従来の製造プロセ
スに比べて別の処理工程を必要としない一層簡単な方法
で製造することができる。
合装置の断面を示し、本例では電極23を規定するために
用いたマスク24は設計値に比べて左側に僅かにずらして
いる。第１のポリシリコン層として形成した電極を符号
20で示す（これらの電極は必ずしもＣＣＤの同一位相に
属するものではない）。電極23は第２のポリシリコン層
としての電極とする。これらの電極は電極20とオーバラ
ップしていないので、寄生容量は極めて微小になる。さ
らに、この半導体構造のオーバラップする電極を有する
図１の半導体構造よりも一層平坦であり、例えば接点や
カラーフィルタ等を形成するような別の工程に対しても
有益である。本発明の半導体装置は、従来の製造プロセ
スに比べて別の処理工程を必要としない一層簡単な方法
で製造することができる。
【００１６】本発明は上述した実施例だけに限定されず
種々の変更や変形が可能である。例えば、電極材料とし
てポリシリコンの代りに適当な金属材料を用いることが
できる。また、電極20を被覆する絶縁層21は酸化層の代
りに又は酸化層と共に窒化層で構成することができる。
本発明は、ＣＣＤだけでなく他の型式の半導体装置にも
適用することができる。
種々の変更や変形が可能である。例えば、電極材料とし
てポリシリコンの代りに適当な金属材料を用いることが
できる。また、電極20を被覆する絶縁層21は酸化層の代
りに又は酸化層と共に窒化層で構成することができる。
本発明は、ＣＣＤだけでなく他の型式の半導体装置にも
適用することができる。
【図１】通常の電極形態を有するＣＣＤの構造を示す断
面図である。
面図である。
【図２】本発明による製造方法を説明するための一連の
工程を示す線図的断面図である。
工程を示す線図的断面図である。
【図３】本発明による製造方法を説明するための一連の
工程を示す線図的断面図である。
工程を示す線図的断面図である。
【図４】本発明による製造方法を説明するための一連の
工程を示す線図的断面図である。
工程を示す線図的断面図である。
【図５】本発明によって製造された電荷結合装置を示す
断面図である。
断面図である。
１ 半導体本体 ２ 面 ８ 誘電体層 ２０ 電極 ２１ 絶縁層 ２２ ポリシリコン層 ２３ 電極 ２４ マスク ２５ 側壁部 ２６ マスク端縁
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｆ
Claims (6)
- 【請求項１】 半導体本体の表面に電気的絶縁層を形成
し、互いに隣接し誘電体層によって互いに分離された少
なく２個の導体部を前記絶縁層上に形成し、一方の導体
部を前記絶縁層上に堆積した第１の導体層により形成
し、その後前記一方の導体部の上側表面及び少なくとも
他方の導体部と対向する側壁部に誘電体層を形成し、全
表面に亘って第２の導体層を形成し、この第２の導体層
が第１の導体部の側壁に対応する段差部を有し、次に、
第２の導体部を規定するマスクを形成し、第１の導体部
の側壁上の誘電体層と対向する第２の導体層の部分をエ
ッチング処理して第２の導体部を形成して半導体装置を
製造するに当たり、 前記マスクを前記第１の導体部に対して、このマスクの
前記第１の導体部の側壁部と対応する端縁がほぼ第１の
導体部の側壁上の誘電体層上に位置するように整列さ
せ、前記エッチングを異方性エッチングとすると共に、
第１の導体部上の第２の導体層がほぼ完全に除去された
後第２の導体層の段差部が、前記マスクの下側の部分が
エッチングされることにより少なくとも部分的に除去さ
れるまで続けることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第２の導体層を、前記マスクを形成
する際の整列公差と同程度の大きさの厚さに形成するこ
とを特徴とする請求項１に記載の方法。 - 【請求項３】 前記導体部が電荷結合装置のクロック電
極を構成することを特徴とする請求項１又は２に記載の
方法。 - 【請求項４】 前記第１の導体層をシリコン層とし、前
記誘電体層を前記シリコン層を酸化することにより形成
することを特徴とする請求項１から３までのいずれか１
項に記載の方法。 - 【請求項５】 前記第２の導体層のエッチングを、第２
の導体層の段差部が少なくともほぼ完全に消滅するまで
続けることを特徴とする請求項１から４までのいずれか
１項に記載の方法。 - 【請求項６】 請求項１から５までのいずれか１項に記
載の方法によって製造された半導体装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| BE09301245 | 1993-11-10 | ||
| BE9301245A BE1007768A3 (nl) | 1993-11-10 | 1993-11-10 | Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting vervaardigd met een dergelijke werkwijze. |
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| Publication Number | Publication Date |
|---|---|
| JPH07193221A true JPH07193221A (ja) | 1995-07-28 |
| JP3841454B2 JP3841454B2 (ja) | 2006-11-01 |
Family
ID=3887544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27245394A Expired - Lifetime JP3841454B2 (ja) | 1993-11-10 | 1994-11-07 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5541133A (ja) |
| EP (1) | EP0652589B1 (ja) |
| JP (1) | JP3841454B2 (ja) |
| BE (1) | BE1007768A3 (ja) |
| DE (1) | DE69416638T2 (ja) |
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|---|---|---|---|---|
| DE69732520T2 (de) * | 1996-09-10 | 2006-02-09 | Dalsa Corp., Waterloo | Ladungsgekoppelte anordnung und verfahren zur herstellung |
| US5726080A (en) * | 1996-11-26 | 1998-03-10 | Eastman Kodak Company | Method of performing edge-aligned implants |
| JPH11340436A (ja) * | 1998-05-25 | 1999-12-10 | Nec Corp | 半導体記憶装置の製造方法 |
| US7494182B2 (en) * | 2005-04-11 | 2009-02-24 | West & Knowles Design & Engineering, L.L.C. | Access and support system for convertible furniture |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4193183A (en) * | 1978-06-26 | 1980-03-18 | National Semiconductor Corporation | Infrared photolithographic process for constructing self-aligned electrodes |
| JPS57204133A (en) * | 1981-06-10 | 1982-12-14 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| US4625391A (en) * | 1981-06-23 | 1986-12-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| NL8501339A (nl) * | 1985-05-10 | 1986-12-01 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| FR2583573B1 (fr) * | 1985-06-18 | 1988-04-08 | Thomson Csf | Procede de realisation d'un dispositif semi-conducteur a plusieurs niveaux de grille. |
| US4677737A (en) * | 1986-05-23 | 1987-07-07 | Tektronix, Inc. | Self aligned zero overlap charge coupled device |
-
1993
- 1993-11-10 BE BE9301245A patent/BE1007768A3/nl not_active IP Right Cessation
-
1994
- 1994-11-03 DE DE69416638T patent/DE69416638T2/de not_active Expired - Lifetime
- 1994-11-03 EP EP94203201A patent/EP0652589B1/en not_active Expired - Lifetime
- 1994-11-07 JP JP27245394A patent/JP3841454B2/ja not_active Expired - Lifetime
- 1994-11-08 US US08/336,147 patent/US5541133A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5541133A (en) | 1996-07-30 |
| BE1007768A3 (nl) | 1995-10-17 |
| DE69416638T2 (de) | 1999-09-02 |
| EP0652589A1 (en) | 1995-05-10 |
| EP0652589B1 (en) | 1999-02-24 |
| DE69416638D1 (de) | 1999-04-01 |
| JP3841454B2 (ja) | 2006-11-01 |
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