JPH071859Y2 - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPH071859Y2 JPH071859Y2 JP9783287U JP9783287U JPH071859Y2 JP H071859 Y2 JPH071859 Y2 JP H071859Y2 JP 9783287 U JP9783287 U JP 9783287U JP 9783287 U JP9783287 U JP 9783287U JP H071859 Y2 JPH071859 Y2 JP H071859Y2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- input terminal
- amplifier circuit
- power supply
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Amplifiers (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は演算増幅器のロックを防止できる演算増幅回路
に関する。
に関する。
（従来の技術） 従来の一般的な演算増幅回路をその回路図である第２図
と共に説明する。
と共に説明する。
入力端子１は直流阻止用コンデンサC1を介して演算増幅
器２の正極性入力端子３に接続されている。この正極性
入力端子３は抵抗R1を介してバイアス用電源V1に接続さ
れている。また、正極性入力端子３は抵抗R2を介して接
地されている。この抵抗R1，R2は、バイアス用電源V1よ
り供給される電圧を分圧して、正極性入力端子３に印加
されるバイアス電圧を決定する分圧抵抗である。
器２の正極性入力端子３に接続されている。この正極性
入力端子３は抵抗R1を介してバイアス用電源V1に接続さ
れている。また、正極性入力端子３は抵抗R2を介して接
地されている。この抵抗R1，R2は、バイアス用電源V1よ
り供給される電圧を分圧して、正極性入力端子３に印加
されるバイアス電圧を決定する分圧抵抗である。
演算増幅器２の負極性入力端子４と出力端子５との間に
は抵抗R3が接続され、この抵抗R3と負極性入力端子４と
の接続点は、抵抗R4を介して接地されている。抵抗R3，
R4は演算増幅器２の利得を決定する抵抗である。
は抵抗R3が接続され、この抵抗R3と負極性入力端子４と
の接続点は、抵抗R4を介して接地されている。抵抗R3，
R4は演算増幅器２の利得を決定する抵抗である。
また、演算増幅器２の駆動用電源V2が、バイアス用電源
V1とは別ラインで演算増幅器２の所定位置に接続されて
いる。
V1とは別ラインで演算増幅器２の所定位置に接続されて
いる。
（考案が解決しようとする問題点） 上記構成の従来の演算増幅回路は、駆動用電源V2とバイ
アス用電源V1とが別ラインで供給されるので、電源投入
時など、この２つの電源からそれぞれ印加される電圧に
時間的なずれが生じる。例えば、最初に駆動用電源V2か
ら、次にバイアス用電源V1から電圧が印加される場合、
印加のずれの時間中は、出力端子５の電圧がほぼ駆動用
電源V2から印加される電圧と等しくなる。このとき、負
極性入力端子４に印加される電圧が、正極性入力端子３
に印加される電圧よりも高くなるという異常状態とな
り、演算増幅器２がロックすることがある。
アス用電源V1とが別ラインで供給されるので、電源投入
時など、この２つの電源からそれぞれ印加される電圧に
時間的なずれが生じる。例えば、最初に駆動用電源V2か
ら、次にバイアス用電源V1から電圧が印加される場合、
印加のずれの時間中は、出力端子５の電圧がほぼ駆動用
電源V2から印加される電圧と等しくなる。このとき、負
極性入力端子４に印加される電圧が、正極性入力端子３
に印加される電圧よりも高くなるという異常状態とな
り、演算増幅器２がロックすることがある。
また、このように演算増幅器がロックする可能性のある
演算増幅回路は、正常動作状態であっても、入来するノ
イズをトリガとして異常状態に移行しやすく、その回路
動作が不安定になることが多い。
演算増幅回路は、正常動作状態であっても、入来するノ
イズをトリガとして異常状態に移行しやすく、その回路
動作が不安定になることが多い。
（問題点を解決するための手段） そこで、上記問題点を解決するために本考案は、駆動用
電源とは別ラインでバイアス用電源が演算増幅器の正極
性入力端子に供給される演算増幅回路であって、アノー
ドが前記演算増幅器の負極性入力端子に接続され、カソ
ードが前記正極性入力端子に接続されたダイオードを設
けたことを特徴とする演算増幅回路を提供するものであ
る。
電源とは別ラインでバイアス用電源が演算増幅器の正極
性入力端子に供給される演算増幅回路であって、アノー
ドが前記演算増幅器の負極性入力端子に接続され、カソ
ードが前記正極性入力端子に接続されたダイオードを設
けたことを特徴とする演算増幅回路を提供するものであ
る。
（実施例） 本考案になる演算増幅回路をその一実施例を示す回路図
である第１図と共に以下に説明する。なお、従来例と同
一の部分には同一の符号を付し、その部分の具体的説明
は省略する。
である第１図と共に以下に説明する。なお、従来例と同
一の部分には同一の符号を付し、その部分の具体的説明
は省略する。
第１図に示す如く、本実施例は従来の演算増幅回路にダ
イオードD1を接続したものである。詳細には、ダイオー
ドD1のアノードが演算増幅器２の負極性入力端子４に接
続され、カソードが正極性入力端子３に接続される。
イオードD1を接続したものである。詳細には、ダイオー
ドD1のアノードが演算増幅器２の負極性入力端子４に接
続され、カソードが正極性入力端子３に接続される。
第１図の各回路定数は、例えば、C1＝10μF,R1＝8kΩ，
R2＝1kΩ，R3＝5kΩ，R4＝1kΩ，V1＝9V,V2＝12Vであ
る。
R2＝1kΩ，R3＝5kΩ，R4＝1kΩ，V1＝9V,V2＝12Vであ
る。
本実施例の演算増幅回路が正常動作時には、演算増幅器
２の両入力端子3,4間の電位差は理想的にゼロである。
よって、ダイオードD1に電流が流れず、両入力端子3,4
間は開放であり、ダイオードD1が接続されていない状態
に等しい。
２の両入力端子3,4間の電位差は理想的にゼロである。
よって、ダイオードD1に電流が流れず、両入力端子3,4
間は開放であり、ダイオードD1が接続されていない状態
に等しい。
一方、演算増幅回路の異常動作時、すなわち、負極性入
力端子４の電位が、正極性入力端子３の電位よりも上昇
し、演算増幅器２がロックしたときには、この両端子間
にダイオードD1の順方向の電位差が生じる。これによ
り、ダイオードD1に電流が流れ、両入力端子3,4間は短
絡されるので、両入力端子3,4間の電位差がなくなる。
従って、瞬時にロック状態が解除され、安定した回路動
作が得られる。
力端子４の電位が、正極性入力端子３の電位よりも上昇
し、演算増幅器２がロックしたときには、この両端子間
にダイオードD1の順方向の電位差が生じる。これによ
り、ダイオードD1に電流が流れ、両入力端子3,4間は短
絡されるので、両入力端子3,4間の電位差がなくなる。
従って、瞬時にロック状態が解除され、安定した回路動
作が得られる。
ところで、両入力端子3,4間に過渡的にダイオードD1の
順方向電圧降下の範囲内の電位差が生じることがある。
このとき、ダイオードD1に電流は流れない。しかい、こ
の範囲内の電位差では演算増幅器２はロックしないので
問題ない。
順方向電圧降下の範囲内の電位差が生じることがある。
このとき、ダイオードD1に電流は流れない。しかい、こ
の範囲内の電位差では演算増幅器２はロックしないので
問題ない。
なお、正常動作時に、ダイオードD1の容量による悪影響
を低減するために、低抵抗値の抵抗を両入力端子3,4間
でダイオードD1に直列に接続してもよい。
を低減するために、低抵抗値の抵抗を両入力端子3,4間
でダイオードD1に直列に接続してもよい。
（考案の効果） 以上の如く、本考案になる演算増幅回路は、非常に簡単
な構成で演算増幅器のロックを防止でき、低コストで安
定した回路動作が得られる。
な構成で演算増幅器のロックを防止でき、低コストで安
定した回路動作が得られる。
第１図は本考案になる演算増幅回路の一実施例を示す回
路図、第２図は従来の演算増幅回路の回路図である。 １……入力端子、２……演算増幅器、３……正極性入力
端子、４……負極性入力端子、５……出力端子、C1……
コンデンサ、D1……ダイオード、R1〜R4……抵抗、V1…
…バイアス用電源、V2……駆動用電源。
路図、第２図は従来の演算増幅回路の回路図である。 １……入力端子、２……演算増幅器、３……正極性入力
端子、４……負極性入力端子、５……出力端子、C1……
コンデンサ、D1……ダイオード、R1〜R4……抵抗、V1…
…バイアス用電源、V2……駆動用電源。
Claims (1)
- 【請求項１】駆動用電源とは別ラインでバイアス用電源
が演算増幅器の正極性入力端子に供給される演算増幅回
路であって、アノードが前記演算増幅器の負極性入力端
子に接続され、カソードが前記正極性入力端子に接続さ
れたダイオードを設けたことを特徴とする演算増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9783287U JPH071859Y2 (ja) | 1987-06-25 | 1987-06-25 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9783287U JPH071859Y2 (ja) | 1987-06-25 | 1987-06-25 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS643320U JPS643320U (ja) | 1989-01-10 |
| JPH071859Y2 true JPH071859Y2 (ja) | 1995-01-18 |
Family
ID=31323572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9783287U Expired - Lifetime JPH071859Y2 (ja) | 1987-06-25 | 1987-06-25 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071859Y2 (ja) |
-
1987
- 1987-06-25 JP JP9783287U patent/JPH071859Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS643320U (ja) | 1989-01-10 |
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