JPS5914820Y2 - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPS5914820Y2 JPS5914820Y2 JP12936678U JP12936678U JPS5914820Y2 JP S5914820 Y2 JPS5914820 Y2 JP S5914820Y2 JP 12936678 U JP12936678 U JP 12936678U JP 12936678 U JP12936678 U JP 12936678U JP S5914820 Y2 JPS5914820 Y2 JP S5914820Y2
- Authority
- JP
- Japan
- Prior art keywords
- positive
- negative
- transistor
- voltage
- base
- Prior art date
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- Expired
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- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【考案の詳細な説明】
本考案は正負２電源回路の保護回路に関する。
従来、正負２電源回路は第１図に示すように、交流電圧
を整流回路１を通して整流、平滑して正、負の直流電圧
を得た後、制御トランジスタＱ１．Ｑ２を通して所定の
直流電圧まで降下させて、出力端子２，３に直流電圧を
出力すると共に、簡単のために正側についてのみ説明す
ると、直流出力電圧を電圧検出用抵抗Ｒ，、Ｒ２で分割
し、この分割した電圧によって誤差電圧を検出し、この
検出出力を誤差増幅用トランジスタＱ３によって増幅し
、その出力を上記制御トランジスタＱ１のベースに供給
して、出力電圧を安定化した構成である。
を整流回路１を通して整流、平滑して正、負の直流電圧
を得た後、制御トランジスタＱ１．Ｑ２を通して所定の
直流電圧まで降下させて、出力端子２，３に直流電圧を
出力すると共に、簡単のために正側についてのみ説明す
ると、直流出力電圧を電圧検出用抵抗Ｒ，、Ｒ２で分割
し、この分割した電圧によって誤差電圧を検出し、この
検出出力を誤差増幅用トランジスタＱ３によって増幅し
、その出力を上記制御トランジスタＱ１のベースに供給
して、出力電圧を安定化した構成である。
４，５は定電流回路である。
このような構成では、例えば正側電源部の過負荷によっ
て、ヒユーズＦ１が切断して出力端子２の出力電圧がＯ
Ｖになった場合においても、負側電源部は正常に動作し
て、出力端子３には一定の負の直流電圧が出力されるた
め、負荷が正負２電源を用いる直流増幅器であるような
場合には、その出力に大きなオフセット電圧が発生し、
そのためにこの直流増幅器の負荷（スピーカー等）に悪
影響を及ぼす欠点があった。
て、ヒユーズＦ１が切断して出力端子２の出力電圧がＯ
Ｖになった場合においても、負側電源部は正常に動作し
て、出力端子３には一定の負の直流電圧が出力されるた
め、負荷が正負２電源を用いる直流増幅器であるような
場合には、その出力に大きなオフセット電圧が発生し、
そのためにこの直流増幅器の負荷（スピーカー等）に悪
影響を及ぼす欠点があった。
本考案はこのような従来欠点を改良したもので、第２図
において説明する。
において説明する。
図において、第１、第２、第３の異常電圧検出用抵抗Ｒ
５，Ｒ６，Ｒ７を直列に接続し、この第１の抵抗Ｒ５を
正側の出力端子２に、第３の抵抗Ｒ７を負側の出力端子
３にそれぞれ接続し、そして、第１、第２の抵抗Ｒ５，
Ｒ６の接続点を負側の制御トランジスタＱ２のベースに
コレクタを接続し、アースにエミッタを接続した第２の
トランジスタＱ６のベースに接続し、第２、第３の抵抗
Ｒ６，Ｒ７の接続点を正側の制御トランジスタＱ１のベ
ースにコレフタを接続し、アースにエミッタを接続した
第１のトランジスタＱ５のベースに接続した構成を有す
る。
５，Ｒ６，Ｒ７を直列に接続し、この第１の抵抗Ｒ５を
正側の出力端子２に、第３の抵抗Ｒ７を負側の出力端子
３にそれぞれ接続し、そして、第１、第２の抵抗Ｒ５，
Ｒ６の接続点を負側の制御トランジスタＱ２のベースに
コレクタを接続し、アースにエミッタを接続した第２の
トランジスタＱ６のベースに接続し、第２、第３の抵抗
Ｒ６，Ｒ７の接続点を正側の制御トランジスタＱ１のベ
ースにコレフタを接続し、アースにエミッタを接続した
第１のトランジスタＱ５のベースに接続した構成を有す
る。
以上の構成によれば、正常時、第１のトランジスタＱ５
のベースには正側、負側の出力端子２，３間の電圧を第
１、第２の抵抗Ｒ５，Ｒ６と第３の抵抗Ｒ７とで分割し
た負の電圧が供給され、また第２のトランジスタＱ６の
ベースには正側・負側の出力端子２，３間の電圧を第１
の抵抗Ｒ５と第２、第３の抵抗Ｒ６，Ｒ７とで分割した
正の電圧が供給されているので、両トランジスタＱ５．
Ｑ６は共に遮断状態を保持して、正常に動作する。
のベースには正側、負側の出力端子２，３間の電圧を第
１、第２の抵抗Ｒ５，Ｒ６と第３の抵抗Ｒ７とで分割し
た負の電圧が供給され、また第２のトランジスタＱ６の
ベースには正側・負側の出力端子２，３間の電圧を第１
の抵抗Ｒ５と第２、第３の抵抗Ｒ６，Ｒ７とで分割した
正の電圧が供給されているので、両トランジスタＱ５．
Ｑ６は共に遮断状態を保持して、正常に動作する。
異常時、例えば正側電源部の過負荷によってヒユーズＦ
１が切断された場合、正側の出力端子２の出力電圧はＯ
Ｖまで降下するため、第２のトランジスタＱ６のベース
には負側の出力端子３の出力電圧−Ｅを第１の抵抗Ｒ５
と第２、第３の抵抗Ｒ６゜Ｒ７とで分割した負の電圧 が供給され、第２のトランジスタＱ６は導通する。
１が切断された場合、正側の出力端子２の出力電圧はＯ
Ｖまで降下するため、第２のトランジスタＱ６のベース
には負側の出力端子３の出力電圧−Ｅを第１の抵抗Ｒ５
と第２、第３の抵抗Ｒ６゜Ｒ７とで分割した負の電圧 が供給され、第２のトランジスタＱ６は導通する。
従って負側の制御トランジスタＱ２のベース電位がＯＶ
付近まで引下げられ、負側の出力端子３の出力電圧はマ
イナス数Ｖ程度まで引上げられ、正・負両電源部の出力
電圧のバランスが保たれる。
付近まで引下げられ、負側の出力端子３の出力電圧はマ
イナス数Ｖ程度まで引上げられ、正・負両電源部の出力
電圧のバランスが保たれる。
同様に、負側の出力端子３の出力電圧がＯＶになると、
第１のトランジスタＱ５のベースには、
なる正の電圧が供給され、上記と同様に第１のトランジ
スタＱ５が導通し、正側の出力端子２の出力電圧は数Ｖ
程度まで引下げられ、正・負両電源部の出力電圧のバラ
ンスが保たれる。
スタＱ５が導通し、正側の出力端子２の出力電圧は数Ｖ
程度まで引下げられ、正・負両電源部の出力電圧のバラ
ンスが保たれる。
このように、正（又は負）側電源部の出力端子２（又は
３）が異常時ＯＶ付近まで下った場合、他方の正常な電
源部の出力電圧も数Ｖ程度に低下して、正・負両電源部
の出力電圧のバランスが保たれるので、例えば負荷が２
電源を用いた直流増幅器である場合、その出力に大きな
オフセット電圧を生じないので、直流増幅器の負荷に悪
影響を及は゛すことがなくなる。
３）が異常時ＯＶ付近まで下った場合、他方の正常な電
源部の出力電圧も数Ｖ程度に低下して、正・負両電源部
の出力電圧のバランスが保たれるので、例えば負荷が２
電源を用いた直流増幅器である場合、その出力に大きな
オフセット電圧を生じないので、直流増幅器の負荷に悪
影響を及は゛すことがなくなる。
以上のように、本考案は一方の側の電源部の異常を検出
し、これにより他方の正常な側の電源部を制御して、正
・負両電源部の出力電圧のバランスを保持するようにし
たので、負荷に及ぼす悪影響を皆無ならしめる優れた利
点を有する。
し、これにより他方の正常な側の電源部を制御して、正
・負両電源部の出力電圧のバランスを保持するようにし
たので、負荷に及ぼす悪影響を皆無ならしめる優れた利
点を有する。
第１図は従来の電源回路の構成を示す図、第２図は本考
案の電源回路の構成を示す図である。 １は整流回路、Ｑｌ、Ｑ２はトランジスタ、２，３は出
力端子、Ｒ５，Ｒ６，Ｒ７は抵抗、Ｑ５．Ｑ６はトラン
ジスタである。
案の電源回路の構成を示す図である。 １は整流回路、Ｑｌ、Ｑ２はトランジスタ、２，３は出
力端子、Ｒ５，Ｒ６，Ｒ７は抵抗、Ｑ５．Ｑ６はトラン
ジスタである。
Claims (1)
- 交流電圧を整流回路１を通して整流して正・負の直流電
圧に変換し、この正の直流電圧を正側の制御トランジス
タＱ１のコレクタに供給し、そのエミッタを正側の出力
端子２に接続し、上記負の直流電圧を負側の制御トラン
ジスタＱ２のコレクタに供給し、そのエミッタを負側の
出力端子３に接続するとともに、上記正側、負側の制御
トランジスタＱ１．Ｑ２のベースに正側・負側の出力電
圧制御電圧を供給して、上記正側・負側の出力端子２゜
３から正・負の安定化出力電圧をそれぞれ出力するよう
にした電源回路において、直列接続した第１、第２、第
３の異常電圧検出用抵抗Ｒ５，Ｒ６，Ｒ７の第１、第３
の異常電圧検出用抵抗Ｒ５，Ｒ７を上記正側、負側の出
力端子２，３にそれぞれ接続し、第１、第２の異常電圧
検出用抵抗Ｒ５，Ｒ６の接続点を上記負側の制御トラン
ジスタＱ２のベースにコレクタを接続し、アースにエミ
ッタを接続した第２のトランジスタＱ６のベースに接続
するとともに、第２、第３の異常電圧検出用抵抗Ｒ６，
Ｒ７の接続点を上記正側の制御トランジスタＱ１のベー
スにコレクタを接続し、アースにエミッタを接続した第
１のトランジスタＱ５のベースに接続したことを特徴と
する電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12936678U JPS5914820Y2 (ja) | 1978-09-19 | 1978-09-19 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12936678U JPS5914820Y2 (ja) | 1978-09-19 | 1978-09-19 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5548232U JPS5548232U (ja) | 1980-03-29 |
| JPS5914820Y2 true JPS5914820Y2 (ja) | 1984-05-01 |
Family
ID=29093952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12936678U Expired JPS5914820Y2 (ja) | 1978-09-19 | 1978-09-19 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914820Y2 (ja) |
-
1978
- 1978-09-19 JP JP12936678U patent/JPS5914820Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5548232U (ja) | 1980-03-29 |
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