JPH07176676A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07176676A JPH07176676A JP5322542A JP32254293A JPH07176676A JP H07176676 A JPH07176676 A JP H07176676A JP 5322542 A JP5322542 A JP 5322542A JP 32254293 A JP32254293 A JP 32254293A JP H07176676 A JPH07176676 A JP H07176676A
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- Japan
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- semiconductor device
- lead pins
- printed board
- lead
- pin
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体装置に関し、プリント板への
実装時の半田付け時に、半田槽へのＡｕめっきの溶け込
みを抑えたリードピン又は強度を向上したリードピンを
用いた半導体装置を実現することを目的とする。 【構成】 パッケージの下面にリードピンが配設された
ＰＧＡ型の半導体装置において、上記リードピン１１
は、プリント板への実装時に半田付けする部分を残して
外周を絶縁物又はＡｕめっきが付かない材料１３で覆っ
たものであるように構成する。
実装時の半田付け時に、半田槽へのＡｕめっきの溶け込
みを抑えたリードピン又は強度を向上したリードピンを
用いた半導体装置を実現することを目的とする。 【構成】 パッケージの下面にリードピンが配設された
ＰＧＡ型の半導体装置において、上記リードピン１１
は、プリント板への実装時に半田付けする部分を残して
外周を絶縁物又はＡｕめっきが付かない材料１３で覆っ
たものであるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。詳
しくは、リードピンに改良を加えたＰＫＧタイプのパッ
ケージを用いた半導体装置に関する。
しくは、リードピンに改良を加えたＰＫＧタイプのパッ
ケージを用いた半導体装置に関する。
【０００２】
【従来の技術】図６に従来のＰＧＡ（pin Grid Array P
ackage) 型の半導体装置を示す。これはパッケージの裏
面から垂直方向に一定間隔で、且つ格子状にリードピン
１を設けたプリント基板２に半導体素子３を搭載し、そ
の半導体素子３の電極と前記リードピン１間を配線４及
びワイヤ５で接続し、プリント基板２の上面及び半導体
素子３を樹脂６及びキャップ７で封止したものである。
ackage) 型の半導体装置を示す。これはパッケージの裏
面から垂直方向に一定間隔で、且つ格子状にリードピン
１を設けたプリント基板２に半導体素子３を搭載し、そ
の半導体素子３の電極と前記リードピン１間を配線４及
びワイヤ５で接続し、プリント基板２の上面及び半導体
素子３を樹脂６及びキャップ７で封止したものである。
【０００３】なお、上記リードピン１の材料にはＮｉ又
はコバールが用いられ、表面にＡｕめっきが施される場
合がある。また、このＰＧＡ型半導体装置をプリント板
に実装する場合、リードピンとプリント板の配線との接
続は、ソケットによる場合と、直接半田付けする場合と
がある。
はコバールが用いられ、表面にＡｕめっきが施される場
合がある。また、このＰＧＡ型半導体装置をプリント板
に実装する場合、リードピンとプリント板の配線との接
続は、ソケットによる場合と、直接半田付けする場合と
がある。
【０００４】
【発明が解決しようとする課題】上記従来のＰＧＡ型半
導体装置では、ソケット又は半田付けによりプリント板
に実装する場合、次のような問題がある。 リードピンにＡｕめっきが施されている場合、ディ
ッピングによる半田付けでは、リードピンのＡｕめっき
が半田槽内に溶け込み、半田の半田付け性を悪化させ
る。 リードピンの一部又は全部にＡｕめっきが施されて
いない場合、Ａｕめっきのない部分に銹が発し、ソケッ
トとの接触不良や半田付け不良が生ずる。 リードピンをプリント板に半田付けした場合、ＱＦ
Ｐ(Quad Flat Package)型に比べてリードピン間のショ
ートが発生し易く、且つその確認が困難である。 ファインピッチ化され、ピン径が小さくなった場合
（例えばφ＝０．２）はピンの強度が確保しにくい。
導体装置では、ソケット又は半田付けによりプリント板
に実装する場合、次のような問題がある。 リードピンにＡｕめっきが施されている場合、ディ
ッピングによる半田付けでは、リードピンのＡｕめっき
が半田槽内に溶け込み、半田の半田付け性を悪化させ
る。 リードピンの一部又は全部にＡｕめっきが施されて
いない場合、Ａｕめっきのない部分に銹が発し、ソケッ
トとの接触不良や半田付け不良が生ずる。 リードピンをプリント板に半田付けした場合、ＱＦ
Ｐ(Quad Flat Package)型に比べてリードピン間のショ
ートが発生し易く、且つその確認が困難である。 ファインピッチ化され、ピン径が小さくなった場合
（例えばφ＝０．２）はピンの強度が確保しにくい。
【０００５】本発明は、プリント板への実装時の半田付
け時に、半田槽へのＡｕめっきの溶け込みを抑えたりリ
ードピンを用いた半導体装置、又は強度を向上したリー
ドピンを用いた半導体装置が得られる。
け時に、半田槽へのＡｕめっきの溶け込みを抑えたりリ
ードピンを用いた半導体装置、又は強度を向上したリー
ドピンを用いた半導体装置が得られる。
【０００６】
【課題を解決するための手段】本発明の半導体装置にお
いては、パッケージの下面にリードピンが配設されたＰ
ＧＡ型の半導体装置において、上記リードピン１１は、
プリント板への実装時に半田付けする部分を残して外周
を絶縁物又はＡｕめっきが付かない材料１３で覆ったも
のであることを特徴とする。
いては、パッケージの下面にリードピンが配設されたＰ
ＧＡ型の半導体装置において、上記リードピン１１は、
プリント板への実装時に半田付けする部分を残して外周
を絶縁物又はＡｕめっきが付かない材料１３で覆ったも
のであることを特徴とする。
【０００７】また、本発明の半導体装置においては、パ
ッケージの下面にリードピンが配設されたＰＧＡ型の半
導体装置において、上記リードピン２０は、プリント板
への実装時に半田付けする部分を残して外周を強度の高
い材料２２で覆ったものであることを特徴とする。
ッケージの下面にリードピンが配設されたＰＧＡ型の半
導体装置において、上記リードピン２０は、プリント板
への実装時に半田付けする部分を残して外周を強度の高
い材料２２で覆ったものであることを特徴とする。
【０００８】この構成を採ることにより、プリント板へ
の実装時の半田付け時に、半田槽へのＡｕめっきの溶け
込みを抑えたリードピンを用いた半導体装置、又は強度
を向上したリードピンを用いた半導体装置か得られる。
の実装時の半田付け時に、半田槽へのＡｕめっきの溶け
込みを抑えたリードピンを用いた半導体装置、又は強度
を向上したリードピンを用いた半導体装置か得られる。
【０００９】
【作用】本発明では、図１に示すように、リードピン１
１のプリント板への半田付けのために必要な部分を残し
て他の部分をＡｕめっきの付かない材料１３で覆ったこ
とにより、Ａｕめっきを施す部分の面積が従来に比して
小さくなり、半田付け時にＡｕめっきが半田槽に溶け込
む量が少なくなる。これにより半田槽内の半田の半田付
け性の劣化が遅くなり、寿命が延長される。
１のプリント板への半田付けのために必要な部分を残し
て他の部分をＡｕめっきの付かない材料１３で覆ったこ
とにより、Ａｕめっきを施す部分の面積が従来に比して
小さくなり、半田付け時にＡｕめっきが半田槽に溶け込
む量が少なくなる。これにより半田槽内の半田の半田付
け性の劣化が遅くなり、寿命が延長される。
【００１０】また、図５に示すように、リードピン２０
の外周に該リードピンの材料より強度の大きい材料２２
で被覆したことによりピンの強度は増大し、取扱中のピ
ンの曲りによる不良率は減小する。
の外周に該リードピンの材料より強度の大きい材料２２
で被覆したことによりピンの強度は増大し、取扱中のピ
ンの曲りによる不良率は減小する。
【００１１】
【実施例】図１は本発明の第１の実施例を示す図で、
（ａ）は側面図、（ｂ）は（ａ）図のリードピンの拡大
断面図、（ｃ）は（ｂ）図のｃ−ｃ線における断面図で
ある。本実施例は、（ａ）図の如くＰＧＡ型の半導体装
置１０のパッケージ下面に一定間隔で且つ格子状に配設
されたリードピン１１を、（ｂ）図及び（ｃ）図に示す
ように導体１２の表面の一部、即ち、プリント板への実
装時に半田付けのために必要な部分を残して絶縁物、樹
脂等のＡｕめっきが付かない材料１３で覆い、且つ該材
料１３で覆われない部分にはＡｕめっき１４を施したも
のである。
（ａ）は側面図、（ｂ）は（ａ）図のリードピンの拡大
断面図、（ｃ）は（ｂ）図のｃ−ｃ線における断面図で
ある。本実施例は、（ａ）図の如くＰＧＡ型の半導体装
置１０のパッケージ下面に一定間隔で且つ格子状に配設
されたリードピン１１を、（ｂ）図及び（ｃ）図に示す
ように導体１２の表面の一部、即ち、プリント板への実
装時に半田付けのために必要な部分を残して絶縁物、樹
脂等のＡｕめっきが付かない材料１３で覆い、且つ該材
料１３で覆われない部分にはＡｕめっき１４を施したも
のである。
【００１２】なお、導体１２の材料としては、一般に用
いられているＮｉ又はコバール等が用いられ、前記Ａｕ
めっきが付かない材料１３としての絶縁物としては、セ
ラミック、ガラス、又はＡｌ，Ｔｉ等の酸化膜が用いら
れ、樹脂としては、半田付け時の温度に溶融しない、例
えばポリイミド樹脂を用いることができる。
いられているＮｉ又はコバール等が用いられ、前記Ａｕ
めっきが付かない材料１３としての絶縁物としては、セ
ラミック、ガラス、又はＡｌ，Ｔｉ等の酸化膜が用いら
れ、樹脂としては、半田付け時の温度に溶融しない、例
えばポリイミド樹脂を用いることができる。
【００１３】本実施例のリードピンを製造するには、図
２に示すように、先ず（ａ）図の如く、セラミック、ガ
ラス、樹脂、Ａｌ又はＴｉ等のＡｕめっきの付かない材
料を用いてパイプ１５を形成し、このパイプ１５の中に
（ｂ）図の如く導体となる部分のＮｉ又はコバール等の
線材１６を挿入し、次いでこの線材１６を圧縮して直径
を太らせて（ｃ）図の如く線材１６にパイプ１５が密着
したピンを形成するのである。なおパイプ１５がＡｌ又
はＴｉの場合は更に陽極酸化処理を行って表面に酸化膜
を形成する。
２に示すように、先ず（ａ）図の如く、セラミック、ガ
ラス、樹脂、Ａｌ又はＴｉ等のＡｕめっきの付かない材
料を用いてパイプ１５を形成し、このパイプ１５の中に
（ｂ）図の如く導体となる部分のＮｉ又はコバール等の
線材１６を挿入し、次いでこの線材１６を圧縮して直径
を太らせて（ｃ）図の如く線材１６にパイプ１５が密着
したピンを形成するのである。なおパイプ１５がＡｌ又
はＴｉの場合は更に陽極酸化処理を行って表面に酸化膜
を形成する。
【００１４】また、図３に示すようにＮｉ又はコバール
等の線材１６に絶縁物の溶解してある液を塗布し、乾燥
して絶縁膜１７を形成することもできる。あるいは、図
４（ａ）又は（ｂ）に示すようにＮｉ又はコバール等の
線材１６に絶縁性の線１８又は箔１９を巻き付けて形成
することもできる。
等の線材１６に絶縁物の溶解してある液を塗布し、乾燥
して絶縁膜１７を形成することもできる。あるいは、図
４（ａ）又は（ｂ）に示すようにＮｉ又はコバール等の
線材１６に絶縁性の線１８又は箔１９を巻き付けて形成
することもできる。
【００１５】このように構成された本実施例は、Ａｕめ
っき１４を施した部分の面積が従来に比して小さくなる
ため、プリント板への搭載時の半田付け工程において、
半田槽へのＡｕの溶け込み量が減少し、半田の寿命が従
来に比して２倍以上となる。
っき１４を施した部分の面積が従来に比して小さくなる
ため、プリント板への搭載時の半田付け工程において、
半田槽へのＡｕの溶け込み量が減少し、半田の寿命が従
来に比して２倍以上となる。
【００１６】また、リードピンへの半田の付着量が少な
くなるため、リードピン間の半田ブリッジによるショー
トの発生も減少し、その発生率は従来の１／２以下とな
る。
くなるため、リードピン間の半田ブリッジによるショー
トの発生も減少し、その発生率は従来の１／２以下とな
る。
【００１７】図５は本発明の第２の実施例におけるリー
ドピンを示す図で、（ａ）は縦断面図、（ｂ）は（ａ）
図のｂ−ｂ線における断面図である。本実施例のリード
ピン２０は、導体２１の表面を、プリント板への実装時
に半田付けするのに必要な部分を残して前記導体２１よ
りも強度の高い材料２２で覆い、該材料２２で覆わない
部分にはＡｕめっき２３を施したものである。なお前記
の導体２１にはＮｉ又はコバール等を、強度の高い材料
２２にはＷ，Ｍｏ等を用いることができる。
ドピンを示す図で、（ａ）は縦断面図、（ｂ）は（ａ）
図のｂ−ｂ線における断面図である。本実施例のリード
ピン２０は、導体２１の表面を、プリント板への実装時
に半田付けするのに必要な部分を残して前記導体２１よ
りも強度の高い材料２２で覆い、該材料２２で覆わない
部分にはＡｕめっき２３を施したものである。なお前記
の導体２１にはＮｉ又はコバール等を、強度の高い材料
２２にはＷ，Ｍｏ等を用いることができる。
【００１８】このように構成された本実施例は、外周に
強度の高い材料を用いているためリードピンとしての強
度は従来に比して向上する。これによりリードピンの変
形は減少し、プリント板への実装前（パッケージの製造
時を含む）において、ピンの変形による不良率は殆んど
０となる。なお本実施例のリードピンを作成するには、
図２で説明した方法によって作成することができる。
強度の高い材料を用いているためリードピンとしての強
度は従来に比して向上する。これによりリードピンの変
形は減少し、プリント板への実装前（パッケージの製造
時を含む）において、ピンの変形による不良率は殆んど
０となる。なお本実施例のリードピンを作成するには、
図２で説明した方法によって作成することができる。
【００１９】
【発明の効果】本発明に依れば、半導体装置のリードピ
ンにおいて、その導体を半田付けに必要な部分を除き絶
縁物等のＡｕめっきの付かない材料で覆い、Ａｕめっき
を施した面積を小さくすることにより、プリント板への
実装時の半田付け工程において、半田槽へのＡｕの溶け
込みを抑制することができ、半田の寿命を延長すること
ができる。またリードピンへの半田付着量が減小するた
めリードピン間のショートも防止される。
ンにおいて、その導体を半田付けに必要な部分を除き絶
縁物等のＡｕめっきの付かない材料で覆い、Ａｕめっき
を施した面積を小さくすることにより、プリント板への
実装時の半田付け工程において、半田槽へのＡｕの溶け
込みを抑制することができ、半田の寿命を延長すること
ができる。またリードピンへの半田付着量が減小するた
めリードピン間のショートも防止される。
【００２０】また、導体の外周を強度の高い材料で覆う
ことにより、取扱中に生ずるリードの曲りを防止するこ
とができ、半導体装置の不良率減少に寄与することがで
きる。
ことにより、取扱中に生ずるリードの曲りを防止するこ
とができ、半導体装置の不良率減少に寄与することがで
きる。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の半導体装置におけるリードピンの作成
方法を説明するための図である。
方法を説明するための図である。
【図３】本発明の半導体装置におけるリードピンの作成
方法を説明するための図である。
方法を説明するための図である。
【図４】本発明の半導体装置におけるリードピンの作成
方法を説明するための図である。
方法を説明するための図である。
【図５】本発明の第２の実施例を示す図である。
【図６】従来の半導体装置を示す図である。
１０…半導体装置 １１，２０…リードピン １２，２１…導体 １３…Ａｕめっきの付かない材料 １４，２３…Ａｕめっき １５…パイプ １６…線材 １７…絶縁膜 １８…線又は箔 １９…箔 ２２…強度の高い材料
Claims (2)
- 【請求項１】 パッケージの下面にリードピンが配設さ
れたＰＧＡ型の半導体装置において、 上記リードピン（１１）は、プリント板への実装時に半
田付けする部分を残して外周を絶縁物又はＡｕめっきが
付かない材料（１３）で覆ったものであることを特徴と
する半導体装置。 - 【請求項２】 パッケージの下面にリードピンが配設さ
れたＰＧＡ型の半導体装置において、 上記リードピン（２０）は、プリント板への実装時に半
田付けする部分を残して外周を強度の高い材料（２２）
で覆ったものであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322542A JPH07176676A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322542A JPH07176676A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176676A true JPH07176676A (ja) | 1995-07-14 |
Family
ID=18144838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322542A Withdrawn JPH07176676A (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176676A (ja) |
-
1993
- 1993-12-21 JP JP5322542A patent/JPH07176676A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |