JPH07161624A - アライメント精度調査パターン - Google Patents
アライメント精度調査パターンInfo
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- JPH07161624A JPH07161624A JP5310526A JP31052693A JPH07161624A JP H07161624 A JPH07161624 A JP H07161624A JP 5310526 A JP5310526 A JP 5310526A JP 31052693 A JP31052693 A JP 31052693A JP H07161624 A JPH07161624 A JP H07161624A
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Abstract
の測定に使用するアライメント精度調査パターンの精度
を向上する。 【構成】半導体基板1上に設けられた第1の層間絶縁膜
20と、第1の層間絶縁膜20上に設けられた多結晶シ
リコン層30と、多結晶シリコン層30上に設けられた
第2の層間絶縁膜40と、第2の層間絶縁膜40に開口
されたコンタクトホール6−2とを有している。かかる
コンタクトホール6−2内の少なくとも一部にフォトレ
ジスト7−2がパターニングされている。
Description
て使用する配線パターンのアライメント精度を調査する
パターンに関する。
光装置を使用してフォトレジスト膜のパターニングを実
施するが、その際、前工程で半導体基板上に形成されて
いる何らかのパターンと縮小投影露光装置によりフォト
レジスト膜に形成されたマスクパターンとの相対位置を
計測することによりアライメントのずれ量を算出する必
要がある。例えば、コンタクトホールの形成された層間
絶縁膜上にアルミニウム配線をパターニングする場合、
まずアルミニウム膜の全面にフォトレジストを塗布し、
これを露光することによってパターニングすべき領域の
みにフォトレジストを残すのであるが、このとき露光は
基板上に設けられた目印によりその位置を合わせてい
る。しかし、目印によって位置を合わせても実際にはパ
ターニングされたフォトレジストがずれていることがあ
るが、このようなずれの発生はトランジスタ等の素子の
形成されている領域においては知り得ない。したがっ
て、トランジスタ等の素子が形成される領域とは別に、
かかるずれを検出するための領域を設け、ここにアライ
メント精度調査パターンを形成しているのである。ここ
で、アライメントずれ量の検出の原理について図面を参
照して説明する。
3、9−4、9−5(以下、あるパターンを特定する必
要のない場合は「9」と総称する。)は基板上に形成さ
れたパターンであり、7−10、7−11、7−12、
7−13、7−14(以下、パターニングされたあるフ
ォトレジストのみを特に指す必要のない場合には「7」
と総称する。)はフォトレジストで、パターン9上にパ
ターニングされている。ここで、例えばフォトレジスト
7のパターン幅L1が1.5μm、パターン9のパター
ン幅L2が3.0μmであり、フォトレジスト7のパタ
ーンピッチL3とパターン9のパターンピッチL4との
差が0.05μm、すなわちL4=L3+0.05μm
と設定する。この場合、フォトレジスト7のパターンピ
ッチL3はパターン9のパターンピッチL4よりも短い
ことになる。したがって、中心線がパターン9の中心線
と一致しているフォトレジスト7は一つしかない。図1
5においては中央のフォトレジスト7−12のみが、パ
ターン9の中心線と一致している場合を示している。か
かる場合がアライメントのズレがない場合であり、パタ
ーン9の中心線と一致しているフォトレジストが7−1
3であれば、アライメントが右方向に0.05μmずれ
ているということが分かる。同様に、パターン9の中心
線と一致しているフォトレジストが7−14であれば、
アライメントが右方向に0.1μmずれているというこ
とになる。
ンについて図面を参照して説明する。
断面図で、図15のパターニング前のC−C′断面図に
対応するものである。図16の10は半導体基板、20
は酸化シリコン膜等を用いた第1の層間絶縁膜で素子領
域においては素子とポリシリコン配線との絶縁に用いら
れる。素子領域においては第1の層間絶縁膜20上に、
ポリシリコンからなる第1の配線層が形成されるのであ
るが、アライメント精度調査パターンに用いる領域には
もちろんトランジスタ等の素子が形成されることはない
ので、かかるポリシリコン配線層は形成されていない。
40は素子領域においては第1の配線層であるポリシリ
コン層と第2の配線層であるアルミニウム配線層50と
の絶縁に用いられる、第2の層間絶縁膜であり、第1の
層間絶縁膜と同様、酸化シリコン等からなる。上述のよ
うに、この領域には第1の配線層であるポリシリコン層
が存在しないので、第1の層間絶縁膜20上には直接第
2の層間絶縁膜40が形成されている。第1および第2
の層間絶縁膜20、40にはコンタクトホール6が形成
されており、かかるコンタクトホール6は半導体基板1
0にまで達している。なお、コンタクトホール6は図1
5におけるパターン9−2に対応するものである。素子
領域においては、かかるコンタクトホールは第1の配線
層と第2の配線層とを接続するためのものであるから、
本来は第2の層間絶縁膜40がエッチングされれば充分
である。しかし、コンタクトホールの形成においては、
層間絶縁膜の厚さのばらつきを考慮して、オーバーエッ
チ、つまりエッチングがその直下の配線層に達してから
もさらに続けてエッチングを行うのが通常である。もち
ろん、素子領域においては、オーバーエッチしてもその
直下の配線層にまで達すれば、それより進んでその配線
層までエッチングしてしまうことはない。これは層間絶
縁膜のエッチングレートと、配線層のエッチングレート
が全く異なるからである。したがって、配線層が存在す
ればそれがエッチングのストッパーになるのであるが、
上述のように、アライメント精度調査パターンに用いる
領域には配線層が形成されないので、図16に示すよう
にコンタクトホール6が半導体基板10にまで達してい
るのである。なお、通常最もよく用いられる異方性ドラ
イエッチングでは、ほとんどの種類の絶縁膜はエッチン
グレートが近いので、第1の層間絶縁膜20と第2の層
間絶縁膜40とが同一の材料からなる絶縁膜でなくて
も、同様にエッチングは深く進行してしまう。また、ア
ルミニウムからなる第2の配線層50は、コンタクトホ
ール6の形成されたチップ表面全体に堆積されており、
さらにフォトレジスト7が第2の配線層50上の全面に
堆積されている。この状態で、前述のように目印によっ
て露光位置を設定して露光した後、マスク部分を残して
レジスト7を除去し、コンタクトホール6とフォトレジ
スト7の中心線が一致しているパターンがどれであるか
を顕微鏡等を用いて調べることによりコンタクトホール
のパターンに対してアルミ配線のパターニングに使用す
るフォトレジストパターンがどの程度ずれているかを
0.05μm単位で知ることができる。
ント精度調査パターン以外の場所では通常、コンタクト
ホール部はすべてアルミ配線で覆い、コンタクトホール
内部にアルミパターンを形成することはない。従って図
16のフォトレジスト膜厚T2 の場合のみ考慮して、縮
小投影露光器の露光条件を設定すればよい。一方、アラ
イメント精度調整パターンでは図16のコンタクトホー
ル6内部にアルミニウム膜50のパターンを残すためフ
ォトレジスト膜厚T1 の部分をパターニングする必要が
ある。しかし、上述のようにコンタクトホール6は相当
の深さになっているため従来のアライメント精度調査パ
ターンでは図16に示したようにフォトレジスト膜を塗
布した状態でコンタクトホール6の内部でのフォトレジ
スト膜厚T1 がコンタクトホール以外での膜厚T2 より
も相当厚くなっている。この際、アルミニウム膜50の
反射率が高いため入射光と反射光の干渉による定在波効
果が顕著に表れるが、この効果はレジストの膜厚に強く
依在するためフォトレジストの膜厚がT2 からT1 へ厚
くなるとフォトレジスト膜の形状が大きく変ってしま
う。また一般にフォトレジストの膜厚は薄いほど精度よ
くパターニングしやすい。これらの影響によりアライメ
ント精度調査パターンのフォトレジスト膜の形状は図1
7の7に示したように非常にテーパーのついたものとな
ってしまう。図17は、フォトレジスト7−11がコン
タクトホール6の中心線よりやや右にパターニングされ
た場合の断面図であり、図15のパターニング後とC−
C′断面図に対応するものであって、フォトレジスト7
−11の膜厚が厚い部分、すなわちコンタクトホール6
にフォトレジスト7−11が残っている状態を示してい
る。このため図17のような形状を有するアライメント
精度調査パターンを用いてフォトレジスト膜のずれ量を
調査しようとすると図18に示したようにどのパターン
もコンタクトホール6にはフォトレジストが残りやすい
ので、例えばフォトレジスト膜7がコンタクトホール6
に対してX1 方向へ0.05μmのずれ量がある場合一
番左のパターンの様子からX1 方向へずれていることは
わかるものの、それ以外のパターンはどれもずれ量が同
じように見えてしまい、ずれ量がいくらなのか求めるこ
とができない。この従来のアライメント精度調査パター
ンの欠点は深いコンタクトホールに上層の配線層をアラ
イメントしようとする際に最も顕著なものとなる。
度調査パターンを提供することを目的とする。
度調査パターンは、アライメント精度調査に用いる領域
にも配線層が形成されていることを特徴とする。
ンに使用するコンタクトホールの深さを従来よりも浅く
形成することができるため配線に使用する導体膜のパタ
ーニング用フォトレジスト膜がコンタクトホール内部で
も従来よりシャープなエッジ形状が得られる。このため
従来よりも精度よくアライメントずれ量を調査すること
が可能となる。
1は、本発明における調査パターンを形成すべき領域を
示す図であり、1は半導体装置である。半導体装置1上
の領域2,3,4,5は調査パターンの形成領域で、ひ
とつの領域は、それぞれ1回のパターニングにおいての
み使用されるためパターニングの回数分だけの領域を有
している。図2は本発明の一実施例の平面図、図3は図
2のA−A′断面図である。図2において、2はアライ
メント精度調査パターンの形成されている領域であり、
3は次のパターニング工程においてアライメント精度調
査パターンの形成されるべき領域であり、図1において
示した領域2、3である。領域2にはコンタクトホール
6−1、6−2、6−3、6−4、6−5が形成される
が、領域3にはコンタクトホールは形成されない。
子が形成される領域ではここにトランジスタ等の素子が
形成される。20は酸化シリコンからなる第1の層間絶
縁膜であり、素子領域と配線層との絶縁のために形成さ
れる。30は第1の配線層であるポリシリコン層であ
る。アライメント精度調査パターンの形成される領域に
はトランジスタ等の素子が形成されることはないので、
従来においてはかかる領域にポリシリコン層を残すこと
なく除去していたが、本実施例ではポリシリコン層を領
域2及び3にも形成している。40は酸化シリコンから
なる第2の層間絶縁膜であり、配線層どうしの絶縁のた
めに形成される。6−2は層間絶縁膜40に形成された
コンタクトホールであるが、かかるコンタクトホール6
−2の深さは従来例におけるそれよりも浅い。これは、
絶縁膜のエッチングレートではポリシリコン等の配線層
はエッチングされないため、ポリシリコン層30の存在
により、オーバーエッチによってもエッチングの進行が
ポリシリコン層30に達した時点で止まるからである。
ニウム膜50をスパッタ法等により形成したものが図4
である。続いてこの上にフォトレジスト7を塗布しパタ
ーニングしたものが図5である。この図に示すように、
コンタクトホール6−2上にパターニングされたフォト
レジスト7の膜厚T1 は、それ以外の部分における膜厚
T2 よりも厚くなるものの、コンタクトホール6−2が
浅いため、その差は従来例に比べてかなり小さくなる。
具体的にはT1 が従来例では約3μmであるのに対し、
本実施例では約2.3μmと大幅に小さくなる一方、T
2 は従来例、本実施例ともに約2μmと変わらないた
め、T1 とT2 の差がかなり小さくなっている。従って
フォトレジスト膜7をパターニングする際の縮小投影露
光装置の露光条件をフォトレジスト膜7の膜厚T2 の部
分で最適になるように設定しても、コンタクト内部に存
在するフォトレジスト膜に対する最適露光条件のずれ量
が緩和されるためコンタクト6−2の内部においてもフ
ォトレジスト膜7−2はシャープな形状を保つことがで
きる。図6は図5の平面図であり、図6において明らか
なように、パターニングされたフォトレジスト7は、図
18に示すように不明瞭とはならず、エッジ部分のコン
トラストが明確になり容易にアライメントのずれ量を読
み取ることが可能となる。
7が全面に残されている。そのためフォトレジスト7を
マスクにしてアルミニウム膜50がパターニングされる
と、かかる領域3には全面にアルミニウム膜50が残さ
れることになる。同様に、領域2においてもフォトレジ
スト7がパターニングされた部分はアルミニウム膜50
が残されることになるが、当然このアルミニウム膜は使
用されるものではなく、アライメントのずれを測定した
後は領域2を使用することはない。以後は同様の工程を
領域3において施すことにより、次のパターニング工程
においてもアライメントのずれの測定を正確に行うこと
ができる。図7から図10はこれを示したものである。
50上に、酸化シリコンからなる第3の層間絶縁層60
を形成し、これにコンタクトホール6−9を形成したも
ので、図8はその平面図である。前工程でアライメント
のずれの測定に使用した領域2は、コンタクトホールの
部分やパターニングされたアルミニウム膜50が下にあ
る部分などで第3の層間絶縁層60の表面に多少の凹凸
ができることになるが、上述のようにかかる領域はもは
や使用しないので以後の工程になんら影響はない。図9
は、さらに第3の配線層であるアルミニウム膜70を第
3の層間絶縁層60上に形成した状態を示し、かかるア
ルミニウム膜70上にフォトレジスト7を塗布しパター
ニングした状態が図10である。上述のように、領域3
にはアルミニウム膜50が全面に残してあるので、最初
のパターニング工程の場合と同様、コンタクトホール6
−9はアルミニウム膜50の存在によって浅くなり、コ
ンタクトホール6−9上に形成されるフォトレジスト7
−6のエッジは明確となるので、アライメントのずれの
測定を正確に行うことができる。もちろん、このとき図
10では図示しない領域4の全面をもフォトレジスト7
でマスクすることにより、さらに次のパターニング工程
においても同様にアライメントのずれの測定を正確に行
うことができる。
エッジを明確にすることにより横方向のアライメントず
れを正確に検出しているが、もちろん縦方向のずれを検
出する場合にも適用できることは言うまでもない。これ
を応用したものが第2の実施例である。
を参照して説明する。図11は本発明の第2の実施例の
平面図、図12は図11のB−B′断面図である。
0はシリコンの半導体基板、20は第1の層間絶縁膜、
30はポリシリコン層、40は第2の層間絶縁膜、8は
第2の層間絶縁膜40に形成したコンタクトホール、5
0はアルミニウム膜である。7−7はアルミニウム膜5
0のパターニングのためのフォトレジスト膜である。第
1の実施例ではアライメント精度調査パターンのずれ量
を人が直接読みとる必要があったが、図11に示したボ
ックスパターンではフォトレジスト7−7とコンタクト
ホール8の相対的な位置ずれを公知の画像処理技術を適
用することにより機械的に算出することができる。この
ボックスパターンを用いた場合にも従来の方法でパター
ン形成を実施するとコンタクト内部にフォトレジストパ
ターンを形成する必要があるため縮小投影露光装置の最
適露光条件からのずれが発生し、コンタクト内部のフォ
トレジストパターンは大きなテーパー角を有する形状と
なってしまい、フォトレジスト膜のエッジ部分のコント
ラストが悪くなるため位置ずれ量を正確に読み取ること
に支障があった。
ーンでは図12に示したようにコンタクトホール8の開
口部分に多結晶シリコン膜30を配置したことにより、
コンタクトホール8が浅くなり縮小投影露光装置におけ
る最適露光条件からのずれ量が減少するためフォトレジ
スト膜7−7のエッジ部の形状がシャープになり、アラ
イメントのずれ量を容易に求めることが可能となる。
を参照して説明する。図13は第2の実施例で説明した
ボックスパターンをアルミ工程以外の場合に適用した際
の半導体装置の縦断面図である。10はシリコン半導体
基板、20はCVD法により形成した酸化シリコン膜よ
りなる第1の層間絶縁膜、30は第1の配線層である厚
さ100nmの多結晶シリコン膜、40は第2の層間絶
縁膜であるCVD法により形成した酸化シリコン膜、9
0はリンを導入した厚さ100nmの多結晶シリコン膜
とスパッタ法により形成した厚さ100nmのタングス
テンシリサイドの積層膜からなる第2の配線層であるタ
ングステンポリサイド膜である。タングステンポリサイ
ド膜90上にCVD法によりリンおよびボロンを導入し
た第3の層間絶縁膜である酸化シリコン膜(BPSG
膜)100を形成し、コンタクトホール8を開口する。
この後全面に第3の配線層である厚さ100nmの多結
晶シリコン膜110を形成して、パターニングのための
フォトレジスト膜7−8を形成する。この場合も第2の
実施例と同様にコンタクトホールが浅くなるため、コン
タクトホール8に対するフォトレジスト膜7−8のアラ
イメントずれ量調査を精度よく行うことができる。この
実施例(図13)では多結晶シリコン膜30をタングス
テンポリサイド膜90の下に同一のサイズで設けたが、
この多結晶シリコン膜30をタングステンポリサイド膜
90の下に設けておくことにより、仮にコンタクトホー
ル8のドライエッチングの際にタングステンポリサイド
膜90がエッチングのストッパーにならず、コンタクト
ホールが酸化シリコン膜40に達してしまった場合に多
結晶シリコン膜30が第2のエッチングストッパーとし
て働く(図14)。この場合コンタクトホールの開口が
タングステンポリサイド膜90のところでストップした
場合に比べてフォトレジスト膜7−9のエッジ形状改善
効果は多少劣るものの、タングステンポリサイド膜90
と多結晶シリコン膜30の両方共に存在しない従来法で
形成したアライメント精度調査パターンに比べれば精度
よくアライメントずれ量を調べることができる。
に対するアルミ膜および多結晶シリコン膜の配線パター
ンのアライメントずれ量を調査する場合の具体例につい
て示したが、本発明においては配線パターンの材質をア
ルミ膜、または多結晶シリコン膜に限定する必要はな
く、例えばタングステンシリサイド膜、またはアルミ膜
と窒化チタン膜との積層膜であってもエッチングレート
が絶縁膜と異なる材質であれば、本発明を問題なく適用
することができる。
ト精度調査パターンにおいて、導体膜のパターニングに
使用するフォトレジスト膜のコンタクトホールに対する
位置ずれを調査する場合に、コンタクトホールを多結晶
シリコン膜等の導体膜上に設けた層間絶縁膜に開口した
ことにより、フォトレジスト膜のエッジ形状を改善し、
アライメントずれ量を精度よく求めることが可能とな
る。
領域を示す図。
程の一部を示す平面図。
程の他の一部を示す断面図。
程のさらに他の一部を示す断面図。
程のさらに他の一部を示す断面図。
程のさらに他の一部を示す断面図。
工程のさらに他の一部を示す断面図。
領域 6、8 コンタクトホール 7 フォトレジスト 10 半導体基板 20 第1の層間絶縁膜 30、80、110 多結晶シリコン層 40 第2の層間絶縁膜 50、70 アルミニウム 60 第3の層間絶縁膜 90 タングステンポリサイド膜 100 BPSG膜
Claims (3)
- 【請求項1】 半導体基板の素子領域とは異なる領域の
一主面上の絶縁膜に設けられたコンタクトホールと前記
コンタクトホールの内部の少なくとも一部にパターニン
グするフォトレジストからなるアライメント精度調査パ
ターンであって、前記絶縁膜の下には配線層が形成され
ており、前記配線層の下には他の絶縁膜が形成されてい
ることを特徴とするアライメント精度調査パターン。 - 【請求項2】 前記領域は、パターニング工程毎に異な
る一つの領域にアライメント精度調査パターンが形成さ
れる複数の領域であって、前記一つの領域以外の領域に
は前記配線層が全面に形成されていることを特徴とする
請求項1記載のアライメント精度調査パターン。 - 【請求項3】 前記配線層が多結晶シリコン層であるこ
とを特徴とする請求項1または2記載のアライメント精
度調査パターン。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5310526A JP2555964B2 (ja) | 1993-12-10 | 1993-12-10 | アライメント精度調査パターン |
US08/648,673 US5614767A (en) | 1993-12-10 | 1996-05-16 | Alignment accuracy check pattern |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5310526A JP2555964B2 (ja) | 1993-12-10 | 1993-12-10 | アライメント精度調査パターン |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07161624A true JPH07161624A (ja) | 1995-06-23 |
JP2555964B2 JP2555964B2 (ja) | 1996-11-20 |
Family
ID=18006297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5310526A Expired - Lifetime JP2555964B2 (ja) | 1993-12-10 | 1993-12-10 | アライメント精度調査パターン |
Country Status (2)
Country | Link |
---|---|
US (1) | US5614767A (ja) |
JP (1) | JP2555964B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3859764B2 (ja) * | 1995-06-27 | 2006-12-20 | 株式会社ルネサステクノロジ | 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク |
US5700732A (en) * | 1996-08-02 | 1997-12-23 | Micron Technology, Inc. | Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns |
TW459323B (en) * | 1996-12-04 | 2001-10-11 | Seiko Epson Corp | Manufacturing method for semiconductor device |
JP2947196B2 (ja) * | 1997-01-23 | 1999-09-13 | 日本電気株式会社 | 半導体基板および半導体装置の製造方法 |
US6100157A (en) * | 1998-06-22 | 2000-08-08 | Oki Electric Industry Co., Ltd. | Formation of alignment mark and structure covering the same |
US6327513B1 (en) | 1998-04-16 | 2001-12-04 | Vlsi Technology, Inc. | Methods and apparatus for calculating alignment of layers during semiconductor processing |
US6864589B2 (en) | 2001-03-30 | 2005-03-08 | Sharp Laboratories Of America, Inc. | X/Y alignment vernier formed on a substrate |
US7190823B2 (en) * | 2002-03-17 | 2007-03-13 | United Microelectronics Corp. | Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299251A (ja) * | 1987-05-29 | 1988-12-06 | Toshiba Corp | 半導体装置の製造方法 |
JPH01241118A (ja) * | 1988-03-23 | 1989-09-26 | Seiko Epson Corp | アライメント・マーク |
US5414297A (en) * | 1989-04-13 | 1995-05-09 | Seiko Epson Corporation | Semiconductor device chip with interlayer insulating film covering the scribe lines |
JP2890538B2 (ja) * | 1989-10-24 | 1999-05-17 | ソニー株式会社 | 半導体装置 |
JP2515408B2 (ja) * | 1989-10-31 | 1996-07-10 | 株式会社東芝 | バイポ−ラ型半導体装置 |
JPH088301B2 (ja) * | 1990-06-07 | 1996-01-29 | 株式会社東芝 | 半導体装置の製造方法 |
JP3074758B2 (ja) * | 1991-03-28 | 2000-08-07 | 日本電気株式会社 | スタティック半導体記憶装置及びその製造方法 |
JP3118899B2 (ja) * | 1991-10-01 | 2000-12-18 | 日本電気株式会社 | アライメントチェックパターン |
US5323047A (en) * | 1992-01-31 | 1994-06-21 | Sgs-Thomson Microelectronics, Inc. | Structure formed by a method of patterning a submicron semiconductor layer |
-
1993
- 1993-12-10 JP JP5310526A patent/JP2555964B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-16 US US08/648,673 patent/US5614767A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2555964B2 (ja) | 1996-11-20 |
US5614767A (en) | 1997-03-25 |
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