JPH07130970A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 特定用途向け半導体集積回路装置において、
回路間の遅延時間のばらつきを低減しかつその実現に際
し面積増加を実質的に生じさせない。 【構成】 基本セル４１が列方向に複数配列された基本
セル列を有し、前記基本セル列を行方向に複数有し、前
記基本セル内及び複数の基本セル間を結線する特定用途
向け半導体集積回路装置において、前記基本セル列の基
本セル間、又は基本セルの所定数毎の基本セル間に基本
セル列を横切る結線が通過できるフィードスルーセル４
５を配置し、前記フィードスルーセル内に抵抗素子４５
Ｇを備える。前記フィードスルーセルに配置された抵抗
素子は基本セルに搭載されたトランジスタの電極材料と
同一層で形成する。前記抵抗素子は多結晶珪素膜で形成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に特定用途向け（ＡＳＩＣ）半導体集積回路装
置に適用して有効な技術に関する。

【０００２】

【従来の技術】ゲートアレイ方式又はスタンダードセル
方式を採用する半導体集積回路装置は基本セルとして基
本素子構造を標準化し、前記基本セル内又は基本セル間
を結線する配線のパターンを変更するだけで多種類の論
理機能が形成できる。

【０００３】前記基本セルはｎチャネルＭＯＳＦＥＴ
（Ｍetal Ｏxide ＳemiconductorＦilde Ｅffect Ｔ
ransistor ）及びｐチャネルＭＯＳＦＥＴを有する。つ
まり、基本セルはいわゆるＣＭＯＳで構成される。前記
基本セルは特定の論理機能を有するプリミティブセルを
形成する。例えば、基本セルはインバータ回路、ＮＡＮ
Ｄゲート回路、フリップフロップ回路などの論理回路を
形成できる。配線チャネル方式が採用される場合、前記
基本セルは列方向に複数配列された基本セル列を構成
し、この基本セル列は配線チャネル領域を介在して行方
向に複数配列される。

【０００４】前記基本セル内を結線するセル内配線及び
基本セル間を結線するセル外配線はコンピュータを使用
した自動配置配線システムにおいて形成される。例え
ば、２層構造のアルミニウム配線を使用する場合、セル
内配線及びセル外配線の列方向の配線は１層目のアルミ
ニウム配線で形成される。セル外配線の行列方向の配線
は２層目のアルミニウム配線で形成される。

【０００５】この種の半導体集積回路装置の開発は、自
動配置配線システムを使用し、所定の論理に従って基本
セルを自動配置しかつ配線を自動配置することにより行
われる。ところが、例えばプリミティブセル間の配線長
はすべてにおいて均一に形成できるのではなく、実際に
は個々の配線長にばらつきが発生する。配線長のばらつ
きは、プリミティブセル間の配線抵抗、配線に付加され
る容量等のばらつきとして現われ、さらにプリミティブ
セル間の遅延時間のばらつきとして現われる。このよう
な遅延時間のばらつきを低減する技術が特開平５−８２
７２５号公報に記載されている。この開示された技術
は、基本セル列と基本セル列との間の配線チャネル領域
に容量セル列を設け、この容量セル列の容量素子を所定
の配線に結線し、前記容量素子で配線容量を調整し、遅
延時間のばらつきを低減する。

【０００６】

【発明が解決しようとする課題】しかしながら、前述の
開示された技術において、以下の点の配慮がなされてい
ない。

【０００７】前記容量セル列の容量素子は半導体基板
（下層電極）、絶縁膜（誘電体膜）及び電極（上層電
極）を形成したＭＯＳ容量で形成される。このＭＯＳ容
量は基本セル等で使用されるＣＭＯＳの製造プロセスを
利用して形成される。

【０００８】ところが、製造プロセスのばらつきが誘電
体膜の膜厚のばらつき、下地段差形状で変化する実質的
な容量面積のばらつき等を誘発し、結果的に容量素子の
容量値にばらつきが発生する。このため、この容量素子
の容量値のばらつきに起因し、前述のプリミティブセル
間の遅延時間のばらつきが充分に低減できない。前記容
量素子の容量値のばらつきは２０〜３０％の範囲におい
て発生する。

【０００９】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、特定用途向け半導
体集積回路装置において、回路間の遅延時間のばらつき
を低減しかつその実現に際し面積増加を実質的に生じな
い技術の提供を目的とする。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために、本発明は、標準化されかつ繰り返しの基本単
位となる基本セルが列方向に複数配列された基本セル列
を有し、前記基本セル列を行方向に複数有し、前記基本
セル内及び複数の基本セル間を結線する特定用途向け半
導体集積回路装置において、前記基本セル列の基本セル
間、又は基本セルの所定数毎の基本セル間に基本セル列
を横切る結線が通過できるフィードスルーセルを配置
し、前記フィードスルーセル内に抵抗素子を備えたこと
を特徴とする。

【００１１】また、前記本発明は、前記フィードスルー
セルに配置された抵抗素子を基本セルに搭載されたトラ
ンジスタの電極材料と同一層で形成したことを特徴とす
る。特に、本発明は、前記抵抗素子を多結晶珪素膜で形
成したことを特徴とする。

【００１２】

【作用】本発明は、製造プロセスのばらつきの影響が少
ない抵抗素子を予め配置し、この抵抗素子を前記基本セ
ル（プリミティブセル）間の遅延時間の調整に使用する
ので、基本セル間の遅延時間のばらつきを低減できる。
また、本発明は、前記フィードスルーセルを利用し、こ
のフィードスルーセル内に抵抗素子を備えたので、前記
遅延時間のばらつきの低減を実現する際に面積を増加さ
せない。

【００１３】

【実施例】以下、本発明の好適な実施例について、図面
に基づき説明する。

【００１４】本実施例は、ゲートアレイ方式を採用し、
かつ配線チャネル方式を採用する半導体集積回路装置に
本発明を適用した実施例である。

【００１５】図１は、ゲートアレイ方式を採用しかつ配
線チャネル方式を採用する半導体集積回路装置の平面レ
イアウトを示す。

【００１６】前記半導体集積回路装置１は単結晶珪素か
らなる半導体基板を主体に構成する。前記半導体基板は
平面方形状で形成される。この半導体基板の最も周辺領
域において、複数の外部端子（ボンディングパッド）２
が配列される。また、半導体基板の周辺領域において、
前記外部端子２の配列された領域よりも内側の領域に、
複数の入出力回路３が配列される。

【００１７】前記半導体基板の中央領域は論理回路領域
を構成する。この論理回路領域は標準化された複数の基
本セル４１を配置する。基本セル４１は列方向（図１
中、横方向）に複数配列され、この複数配列された基本
セル４１は基本セル列４を構成する。また、この基本セ
ル列４は配線チャネル領域（配線形成領域）５を介在し
行方向（図１中、縦方向）に複数配列される。

【００１８】前記基本セル４１は所定の論理機能を有す
るプリミティブセル、例えばインバータ回路、ＮＡＮＤ
ゲート回路、フリップフロップ回路（Ｆ．Ｆ）等を形成
できる。図２は、前記基本セル４１の具体的な平面レイ
アウトを示す。基本セル４１は、２個のｐチャネルＭＩ
ＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆil
de Ｅffect Ｔransistor ）４２及び２個のｎチャネル
ＭＩＳＦＥＴ４３を備える。基本セル４１の２個のｐチ
ャネルＭＩＳＦＥＴ４２は双方の一方のソース領域又は
ドレイン領域を共用し、２個のｐチャネルＭＩＳＦＥＴ
４２は電気的に直列に接続される。２個のｐチャネルＭ
ＩＳＦＥＴ４２は、各々、ゲート絶縁膜（符号はつけな
い）、ゲート電極４Ｇ、ソース領域及びドレイン領域と
して使用される一対のｐ型半導体領域４Ｐを主体に構成
される。本実施例において、ゲート電極４Ｇは多結晶珪
素膜で形成される。また、ゲート電極４Ｇは、多結晶珪
素膜及びその表面上に高融点金属珪化膜（ＭｏＳｉ膜、
ＷＳｉ膜等）を設けた複合膜、単層の高融点金属珪化膜
等、他のいわゆるゲート材料で形成してもよい。

【００１９】同様に、基本セル４１の２個のｎチャネル
ＭＩＳＦＥＴ４３は双方の一方のソース領域又はドレイ
ン領域を共用し、２個のｎチャネルＭＩＳＦＥＴ４３は
電気的に直列に接続される。２個のｎチャネルＭＩＳＦ
ＥＴ４３は、各々、ゲート絶縁膜、ゲート電極４Ｇ、ソ
ース領域及びドレイン領域として使用される一対のｎ型
半導体領域４Ｎを主体に構成される。

【００２０】２層配線構造、例えばアルミニウム配線の
２層配線構造が採用される場合、前記配線チャネル領域
５は列方向に延在する第１層目配線６を行方向に複数本
配置できる。この配線チャネル領域５に配置される第１
層目配線６は基本セル４１間つまりプリミティブセル間
を結線するセル外配線を形成する。図示しないが、第２
層目配線は、配線チャネル領域５の上部及び基本セル４
１の上部において、行方向に延在しかつ列方向に複数本
配置される。同様に、この第２層目配線はセル外配線を
形成する。また、基本セル４１内つまりｐチャネルＭＩ
ＳＦＥＴ４２とｎチャネルＭＩＳＦＥＴ４３との間の結
線等のトランジスタ間の結線は第１層目配線６で行われ
る。

【００２１】前記基本セル列４において、所定数毎例え
ば３０個の基本セル４１毎に基本セル４１間にはフィー
ドスルーセル４５が配置される。このフィードスルーセ
ル４５は、図２に示すように、特定の配線チャネル領域
５から基本セル列４を横切って他の配線チャネル領域５
に第１層目配線６を通過可能にしたパス領域を形成す
る。フィードスルーセル４５は１本（又は複数本）の行
方向に延在する第１層目配線６を通過できる。

【００２２】前記フィードスルーセル４５は、図３に示
すように、その領域内において、抵抗素子４５Ｇを備え
る。この抵抗素子４５ＧはｐチャネルＭＩＳＦＥＴ４２
又はｎチャネルＭＩＳＦＥＴ４３のゲート電極４Ｇと同
一材料で形成される。つまり、抵抗素子４５Ｇは、半導
体集積回路装置１の製造プロセス（本実施例ではＣＭＯ
Ｓプロセス）において、ゲート電極４Ｇと同一製造工程
で形成される。本実施例において、抵抗素子４５Ｇはフ
ィールド絶縁膜（素子分離絶縁膜）上に形成される。こ
の抵抗素子４５Ｇは、多結晶珪素膜で形成される場合、
例えば２０Ω／□程度の抵抗値で形成される。この抵抗
素子４５Ｇは容量素子に比べて値のばらつきが小さく、
例えば抵抗素子４５Ｇの抵抗値のばらつきは例えば５％
程度の範囲内において止めることができる。

【００２３】前記抵抗素子４５Ｇは、プリミティブセル
間の遅延時間を調整する場合、図３に示すように、プリ
ミティブセル間を結線する第１層目配線６に電気的に直
列に接続される。抵抗素子４５Ｇと第１層目配線６との
間は接続孔６１を通して電気的に接続される。接続孔６
１は抵抗素子４５Ｇと第１層目配線６との間に設けられ
た層間絶縁膜に形成される。

【００２４】また、プリミティブセル間の遅延時間は、
自動配置配線システムにおいて、基本セル４１を自動配
置しかつ配線を自動配置した時点で決定される。従っ
て、この時点において、フィードスルーセル４５として
使用するか、このフィードスルーセル４５内の抵抗素子
４５Ｇを使用する（所定のプリミティブセル間の遅延時
間を増し、このネットの遅延時間のばらつきを低減す
る）かの決定を行う。

【００２５】図４に、プリミティブセル間の遅延時間の
ばらつきを低減するために、結線経路に抵抗素子４５Ｇ
を挿入した例について示す。図４はインバータ回路１０
の出力信号が２系統に分かれてフリップフロップ回路１
３、１４に各々入力される回路ブロックを示す。一方の
系統はインバータ回路１１及び第１層目配線６を通して
フリップフロップ回路１３に結線される。他の一方の系
統はインバータ回路１２及び抵抗素子４５Ｇを通してフ
リップフロップ回路１４に結線される。一方の系統は第
１層目配線６の配線長が長いので、インバータ回路１１
とフリップフロップ回路１３との間の遅延時間が増加
し、一方の系統と他の一方の系統との間において遅延時
間に差が生じる。そこで、他の一方の系統において抵抗
素子４５Ｇが挿入され、一方の系統と他の一方の系統と
の間の遅延時間のばらつきが低減される。

【００２６】このように、本実施例によれば、第１に、
製造プロセスのばらつきの影響が少ない抵抗素子（ゲー
ト材料、詳細には多結晶珪素膜）４５Ｇを予め配置し、
この抵抗素子４５Ｇを前記基本セル（プリミティブセ
ル）４１間の遅延時間の調整に使用するので、基本セル
４１間の遅延時間のばらつきを低減できる。

【００２７】また、本発明は、第２に、前記フィードス
ルーセル４５を利用し、このフィードスルーセル４５内
に抵抗素子４５Ｇを備えたので、前記遅延時間のばらつ
きの低減を実現する際に面積を増加させない。

【００２８】なお、本発明は、前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において、種
々変更できる。

【００２９】例えば、本発明は、ゲートアレイ方式を採
用しかつ埋め込みチャネル方式を採用する半導体集積回
路装置に適用できる。

【００３０】また、本発明は、フィードスルーセルの配
置間隔を基本セル１個毎の基本セル間に配置してもよい
し、前記以外の複数毎の基本セル間に配置してもよい。

【００３１】また、本発明は、ゲートアレイ方式に限ら
ず、マスタスライス方式、スタンダードセル方式、ＡＳ
ＩＣ方式など、他の方式を採用する半導体集積回路装置
に適用できる。

【００３２】

【発明の効果】以上説明したように、本発明によれば、
特定用途向け半導体集積回路装置において、回路間の遅
延時間のばらつきを低減しかつその実現に際し面積増加
を実質的に生じない。

【図面の簡単な説明】

【図１】本発明の実施例であるゲートアレイ方式を採用
する半導体集積回路装置の平面レイアウト図である。

【図２】前記半導体集積回路装置の基本セルのレイアウ
ト図である。

【図３】前記基本セルの他のレイアウト図である。

【図４】前記基本セルの遅延時間のばらつきを低減した
例を示す回路ブロック図である。

【符号の説明】

１ 半導体集積回路装置 ４ 基本セル列 ４１ 基本セル ４２，４３ ＭＩＳＦＥＴ ４５ フィードスルーセル ４５Ｇ 抵抗素子 ４Ｇ ゲート電極 ４Ｐ，４Ｎ 半導体領域 １０，１１，１２ インバータ回路 １３，１４ フリップフロップ回路 ６ 第１層目配線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 標準化されかつ繰り返しの基本単位とな
   る基本セルが列方向に複数配列された基本セル列を有
   し、前記基本セル列を行方向に複数有し、前記基本セル
   内及び複数の基本セル間を結線する特定用途向け半導体
   集積回路装置において、 前記基本セル列の基本セル間、又は基本セルの所定数毎
   の基本セル間に基本セル列を横切る結線が通過できるフ
   ィードスルーセルを配置し、 前記フィードスルーセル内に抵抗素子を備えたことを特
   徴とする特定用途向け半導体集積回路装置。
2. 【請求項２】 前記請求項１に記載されるフィードスル
   ーセルに配置された抵抗素子は、 前記基本セルに搭載されたトランジスタの電極材料と同
   一層で形成されることを特徴とする特定用途向け半導体
   集積回路装置。
3. 【請求項３】 前記請求項２に記載される抵抗素子は、 多結晶珪素膜で形成されることを特徴とする特定用途向
   け半導体集積回路装置。