JPH0697365A - 半導体装置の実装構造 - Google Patents
半導体装置の実装構造Info
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- JPH0697365A JPH0697365A JP27375592A JP27375592A JPH0697365A JP H0697365 A JPH0697365 A JP H0697365A JP 27375592 A JP27375592 A JP 27375592A JP 27375592 A JP27375592 A JP 27375592A JP H0697365 A JPH0697365 A JP H0697365A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/341—Surface mounted components
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Abstract
(57)【要約】
【目的】 複数の半導体装置を短い配線長でより高密度
に実装できるとともに、装置内に発生する熱を効率良く
外部に放出できる半導体装置の実装構造を提供する。 【構成】 パッケージ３に取り付けられた外部リード４
と、パッケージ３に搭載された半導体素子に電気的に接
続する状態でそのパッケージ３の上面に設けられた複数
の接続電極５とを有する第１の半導体装置１と、第１の
半導体装置１の接続電極５に対応してパッケージ９の一
端面に設けられた外部端子１０を有する第２の半導体装
置とによって構成し、第１の半導体装置１のパッケージ
３の上面に、接続電極５と外部端子１０とを接続させて
第２の半導体装置２を所定間隔で複数個実装した。
に実装できるとともに、装置内に発生する熱を効率良く
外部に放出できる半導体装置の実装構造を提供する。 【構成】 パッケージ３に取り付けられた外部リード４
と、パッケージ３に搭載された半導体素子に電気的に接
続する状態でそのパッケージ３の上面に設けられた複数
の接続電極５とを有する第１の半導体装置１と、第１の
半導体装置１の接続電極５に対応してパッケージ９の一
端面に設けられた外部端子１０を有する第２の半導体装
置とによって構成し、第１の半導体装置１のパッケージ
３の上面に、接続電極５と外部端子１０とを接続させて
第２の半導体装置２を所定間隔で複数個実装した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の実装構造
に関するものである。
に関するものである。
【０００２】
【従来の技術】一般に、機能の異なる半導体装置を実装
する場合は、一枚の回路基板上にそれぞれの半導体装置
を平面的に並べて実装し、相互間の電気的な接続は各半
導体装置の外部リードと上記回路基板の配線パターンを
介してなされていた。しかしこのような実装構造では、
半導体素子間の配線長が長くなり、しかも外部リードと
配線パターンとの接続箇所が多くなるため、伝送線路の
インダクタンスが大きくなって、回路設計上、伝送信号
帯域をあまり広くとることができなくなる。
する場合は、一枚の回路基板上にそれぞれの半導体装置
を平面的に並べて実装し、相互間の電気的な接続は各半
導体装置の外部リードと上記回路基板の配線パターンを
介してなされていた。しかしこのような実装構造では、
半導体素子間の配線長が長くなり、しかも外部リードと
配線パターンとの接続箇所が多くなるため、伝送線路の
インダクタンスが大きくなって、回路設計上、伝送信号
帯域をあまり広くとることができなくなる。
【０００３】そこで、上記問題を解消した実装構造とし
ては、回路基板上に実装された第１の半導体装置に、こ
れとは別の機能を有する第２の半導体装置をオンチップ
で実装し、素子間の配線長を短くしたものがある。
ては、回路基板上に実装された第１の半導体装置に、こ
れとは別の機能を有する第２の半導体装置をオンチップ
で実装し、素子間の配線長を短くしたものがある。
【０００４】
【発明が解決しようとする課題】しかしながら上記オン
チップによる実装構造においては、実装できる第２の半
導体装置の規模が歩留り要因による、実現可能なチップ
面積に制約されるため、例えば第１の半導体装置がＣＰ
Ｕ機能を有するもので第２の半導体装置がキャッシュメ
モリ機能を有するものである場合は、十分なメモリ容量
が得られないなどの不都合が生じる。よって、そのよう
な場合は、第２の半導体装置とは別個に第３又は第４の
半導体装置（キャッシュメモリ）を、第１の半導体装置
の近傍に平面的に並べて実装することになるため、先に
述べた実装構造と同様の問題を生じることになる。さら
にオンチップによる実装構造では、ＣＰＵ内部でのクロ
ック周波数に比例して消費電力が大きくなるため、何ら
かの放熱対策を講じる必要もある。
チップによる実装構造においては、実装できる第２の半
導体装置の規模が歩留り要因による、実現可能なチップ
面積に制約されるため、例えば第１の半導体装置がＣＰ
Ｕ機能を有するもので第２の半導体装置がキャッシュメ
モリ機能を有するものである場合は、十分なメモリ容量
が得られないなどの不都合が生じる。よって、そのよう
な場合は、第２の半導体装置とは別個に第３又は第４の
半導体装置（キャッシュメモリ）を、第１の半導体装置
の近傍に平面的に並べて実装することになるため、先に
述べた実装構造と同様の問題を生じることになる。さら
にオンチップによる実装構造では、ＣＰＵ内部でのクロ
ック周波数に比例して消費電力が大きくなるため、何ら
かの放熱対策を講じる必要もある。
【０００５】本発明は、上記問題を解決するためになさ
れたもので、複数の半導体装置を短い配線長でより高密
度に実装できるとともに、装置内に発生する熱を効率良
く外部に放出できる半導体装置の実装構造を提供するこ
とを目的とする。
れたもので、複数の半導体装置を短い配線長でより高密
度に実装できるとともに、装置内に発生する熱を効率良
く外部に放出できる半導体装置の実装構造を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたもので、パッケージに取り付けら
れた外部リードと、パッケージに搭載された半導体素子
に電気的に接続する状態でそのパッケージの上面に設け
られた複数の接続電極とを有する第１の半導体装置と、
第１の半導体装置の接続電極に対応してパッケージの一
端面に設けられた外部端子を有する第２の半導体装置と
によって構成され、第１の半導体装置のパッケージの上
面に、接続電極と外部端子とを接続させて第２の半導体
装置を所定間隔で複数個実装したものである。
成するためになされたもので、パッケージに取り付けら
れた外部リードと、パッケージに搭載された半導体素子
に電気的に接続する状態でそのパッケージの上面に設け
られた複数の接続電極とを有する第１の半導体装置と、
第１の半導体装置の接続電極に対応してパッケージの一
端面に設けられた外部端子を有する第２の半導体装置と
によって構成され、第１の半導体装置のパッケージの上
面に、接続電極と外部端子とを接続させて第２の半導体
装置を所定間隔で複数個実装したものである。
【０００７】
【作用】本発明の半導体装置の実装構造においては、第
１の半導体装置のパッケージ上面に接続電極と外部端子
とを接続させて第２の半導体装置を実装することによ
り、非常に短い配線長で第１の半導体装置と第２の半導
体装置とが電気的に接続される。また、第１の半導体装
置上に第２の半導体装置が複数個実装されることによ
り、装置内のデータバスを介して高速処理できるメモリ
の容量を従来よりも大きく確保できるようになる。さら
に、第１の半導体装置のパッケージ上において第２の半
導体装置が所定間隔で実装されることにより、装置全体
の表面積が格段に大きくなり、これによって装置全体の
放熱効率が高められる。
１の半導体装置のパッケージ上面に接続電極と外部端子
とを接続させて第２の半導体装置を実装することによ
り、非常に短い配線長で第１の半導体装置と第２の半導
体装置とが電気的に接続される。また、第１の半導体装
置上に第２の半導体装置が複数個実装されることによ
り、装置内のデータバスを介して高速処理できるメモリ
の容量を従来よりも大きく確保できるようになる。さら
に、第１の半導体装置のパッケージ上において第２の半
導体装置が所定間隔で実装されることにより、装置全体
の表面積が格段に大きくなり、これによって装置全体の
放熱効率が高められる。
【０００８】
【実施例】以下、本発明に係わる半導体装置の実装構造
について図面を基に説明する。図１は本発明の一実施例
を示す分解斜視図であり、図２は同組立図である。本実
施例における半導体装置の実装構造は、大きくは第１の
半導体装置１と第２の半導体装置２とによって構成され
る。まず第１の半導体装置１の構成から説明すると、こ
の第１の半導体装置１は、パッケージ３の下面に取り付
けられた複数の外部リード４と、パッケージ３の上面に
設けられた複数の接続電極５とを有している。これらの
外部リード４と接続電極５は、パッケージ３に搭載され
た半導体素子６に対し、以下の手段によって電気的に接
続されている。
について図面を基に説明する。図１は本発明の一実施例
を示す分解斜視図であり、図２は同組立図である。本実
施例における半導体装置の実装構造は、大きくは第１の
半導体装置１と第２の半導体装置２とによって構成され
る。まず第１の半導体装置１の構成から説明すると、こ
の第１の半導体装置１は、パッケージ３の下面に取り付
けられた複数の外部リード４と、パッケージ３の上面に
設けられた複数の接続電極５とを有している。これらの
外部リード４と接続電極５は、パッケージ３に搭載され
た半導体素子６に対し、以下の手段によって電気的に接
続されている。
【０００９】すなわち、本実施例のパッケージ３は、例
えば一体焼成形のいわゆる積層セラミックパッケージで
あり、その内部には図３に示すような金属配線３ａが埋
め込まれている。積層セラミックパッケージでは、シー
ト状に成形された何枚かのセラミック板にそれぞれ配線
パターンを形成し、さらに所定部分に小穴を開けてその
穴に金属ペーストを充填し、最後に各セラミック板を位
置決めしながら重ね合わせ、加熱加圧して一体化する。
これによりパッケージ３の内部には金属配線３ａが形成
される。また、こうして形成された金属配線３ａによっ
て、パッケージ３の上面には接続電極５が設けられ、同
下面には電極部７が設けられる。さらにパッケージ３下
面の各電極部７には例えば銀ろうによって外部リード４
が取り付けられる。加えて、金属配線３ａと半導体素子
６とは図３の如くワイヤ８によって接続されているた
め、外部リード４と接続電極５は、金属配線３ａおよび
ワイヤ８を介して半導体素子６に電気的に接続される。
えば一体焼成形のいわゆる積層セラミックパッケージで
あり、その内部には図３に示すような金属配線３ａが埋
め込まれている。積層セラミックパッケージでは、シー
ト状に成形された何枚かのセラミック板にそれぞれ配線
パターンを形成し、さらに所定部分に小穴を開けてその
穴に金属ペーストを充填し、最後に各セラミック板を位
置決めしながら重ね合わせ、加熱加圧して一体化する。
これによりパッケージ３の内部には金属配線３ａが形成
される。また、こうして形成された金属配線３ａによっ
て、パッケージ３の上面には接続電極５が設けられ、同
下面には電極部７が設けられる。さらにパッケージ３下
面の各電極部７には例えば銀ろうによって外部リード４
が取り付けられる。加えて、金属配線３ａと半導体素子
６とは図３の如くワイヤ８によって接続されているた
め、外部リード４と接続電極５は、金属配線３ａおよび
ワイヤ８を介して半導体素子６に電気的に接続される。
【００１０】一方、第２の半導体装置２は、それぞれパ
ッケージ９の一端面に複数の外部端子１０を有するもの
で、これらの外部端子１０は上述した第１の半導体装置
１の接続電極５に対応して設けられている。すなわち、
第１の半導体装置１の接続電極５と第２の半導体装置２
の外部端子１０は、それぞれ同じ間隔をもって配設され
ている。また、第２の半導体装置２のパッケージ９には
図示せぬ半導体素子が組み込まれており、この半導体素
子に各外部端子１０が電気的に接続されている。
ッケージ９の一端面に複数の外部端子１０を有するもの
で、これらの外部端子１０は上述した第１の半導体装置
１の接続電極５に対応して設けられている。すなわち、
第１の半導体装置１の接続電極５と第２の半導体装置２
の外部端子１０は、それぞれ同じ間隔をもって配設され
ている。また、第２の半導体装置２のパッケージ９には
図示せぬ半導体素子が組み込まれており、この半導体素
子に各外部端子１０が電気的に接続されている。
【００１１】本実施例の実装構造においては、第１の半
導体装置１に対して第２の半導体装置２が以下のように
実装される。すなわち、それぞれの第２の半導体装置２
は、外部端子１０が設けられた一端面を図１に示すよう
に第１の半導体装置１のパッケージ３上面に対向させた
状態で、パッケージ３の所定位置つまり図中二点鎖線で
示す位置に搭載される。その際、第１の半導体装置１側
の接続電極５と第２の半導体装置２側の外部端子１０と
はソルダリングによって接続され、これにより第１の半
導体装置１と第２の半導体装置２とが電気的に接続され
る。また、こうした状態では第２の半導体装置２が、図
２に示すように第１の半導体装置１のパッケージ３上に
おいて縦置き状態でしかも所定の間隔をあけて実装され
る。
導体装置１に対して第２の半導体装置２が以下のように
実装される。すなわち、それぞれの第２の半導体装置２
は、外部端子１０が設けられた一端面を図１に示すよう
に第１の半導体装置１のパッケージ３上面に対向させた
状態で、パッケージ３の所定位置つまり図中二点鎖線で
示す位置に搭載される。その際、第１の半導体装置１側
の接続電極５と第２の半導体装置２側の外部端子１０と
はソルダリングによって接続され、これにより第１の半
導体装置１と第２の半導体装置２とが電気的に接続され
る。また、こうした状態では第２の半導体装置２が、図
２に示すように第１の半導体装置１のパッケージ３上に
おいて縦置き状態でしかも所定の間隔をあけて実装され
る。
【００１２】このように本実施例の実装構造において
は、第１の半導体装置１のパッケージ３上に第２の半導
体装置２が直に実装されていることから、非常に短い配
線長で第１の半導体装置１と第２の半導体装置２とが電
気的に接続される。また、第２の半導体装置２がそのパ
ッケージ９の一端面を接合面として第１の半導体装置１
上に縦に並んで実装されることから、従来のオンチップ
による実装構造に比べてより高密度な実装が可能とな
る。さらに、第１の半導体装置１上に第２の半導体装置
２が所定間隔で実装されることから装置全体の表面積が
格段に大きくなって、第２の半導体装置２がいわゆるヒ
ートシンクの機能を果たすようになる。これにより、装
置全体の放熱効率が高められて、装置内に発生する熱を
効率良く外部に放出できるようになる。
は、第１の半導体装置１のパッケージ３上に第２の半導
体装置２が直に実装されていることから、非常に短い配
線長で第１の半導体装置１と第２の半導体装置２とが電
気的に接続される。また、第２の半導体装置２がそのパ
ッケージ９の一端面を接合面として第１の半導体装置１
上に縦に並んで実装されることから、従来のオンチップ
による実装構造に比べてより高密度な実装が可能とな
る。さらに、第１の半導体装置１上に第２の半導体装置
２が所定間隔で実装されることから装置全体の表面積が
格段に大きくなって、第２の半導体装置２がいわゆるヒ
ートシンクの機能を果たすようになる。これにより、装
置全体の放熱効率が高められて、装置内に発生する熱を
効率良く外部に放出できるようになる。
【００１３】ここで、第２の半導体装置２相互の間隔
は、パッケージ３上の接続電極５の配列状態によって設
定できるが、この間隔の設定にあたっては第１の半導体
装置１の大きさ（具体的にはパッケージ３の平面積）
や、第２の半導体装置２の大きさ（具体的にはパッケー
ジ９の厚み）および個数を考慮して、放熱効率上、出来
るだけ大きく確保するのが好ましい。また、第１の半導
体装置１と第２の半導体装置２のパッケージ３、９とし
て、それぞれ高熱伝導性のパッケージ、例えばセラミッ
クパッケージを採用すれば、より高い放熱効率を得るこ
とができる。
は、パッケージ３上の接続電極５の配列状態によって設
定できるが、この間隔の設定にあたっては第１の半導体
装置１の大きさ（具体的にはパッケージ３の平面積）
や、第２の半導体装置２の大きさ（具体的にはパッケー
ジ９の厚み）および個数を考慮して、放熱効率上、出来
るだけ大きく確保するのが好ましい。また、第１の半導
体装置１と第２の半導体装置２のパッケージ３、９とし
て、それぞれ高熱伝導性のパッケージ、例えばセラミッ
クパッケージを採用すれば、より高い放熱効率を得るこ
とができる。
【００１４】なお、本実施例の実装構造では、第１の半
導体装置１にＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）
タイプのパッケージ構造を採用したが、本発明はこれに
限定されることなく、例えばＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ）やＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎ
ｅ Ｐａｃｋａｇｅ）タイプなどのパッケージ構造にも
広く適用できるものである。
導体装置１にＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）
タイプのパッケージ構造を採用したが、本発明はこれに
限定されることなく、例えばＱＦＰ（Ｑｕａｄ Ｆｌａ
ｔ Ｐａｃｋａｇｅ）やＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎ
ｅ Ｐａｃｋａｇｅ）タイプなどのパッケージ構造にも
広く適用できるものである。
【００１５】
【発明の効果】以上、説明したように本発明の半導体装
置の実装構造によれば、複数の半導体装置を短い配線長
でより高密度に実装できるようになることから、伝送線
路のインダクタンスが小さくなって、回路設計上、伝送
信号帯域を広くとることができるようになるとともに、
装置内のデータバスを介して高速処理できるメモリの容
量を飛躍的に大きく確保できるようになる。また、第１
の半導体装置上に実装された第２の半導体装置がいわゆ
るヒートシンクの機能を果たすようになるため、装置内
に発生する熱を効率良く外部に放出できるようになり、
これは処理時間の高速化や消費電力の増加傾向に対応す
る上で非常に有効である。
置の実装構造によれば、複数の半導体装置を短い配線長
でより高密度に実装できるようになることから、伝送線
路のインダクタンスが小さくなって、回路設計上、伝送
信号帯域を広くとることができるようになるとともに、
装置内のデータバスを介して高速処理できるメモリの容
量を飛躍的に大きく確保できるようになる。また、第１
の半導体装置上に実装された第２の半導体装置がいわゆ
るヒートシンクの機能を果たすようになるため、装置内
に発生する熱を効率良く外部に放出できるようになり、
これは処理時間の高速化や消費電力の増加傾向に対応す
る上で非常に有効である。
【図１】本発明の一実施例を示す分解斜視図である。
【図２】本発明の一実施例を示す組立図である。
【図３】実施例における第１の半導体装置の要部断面図
である。
である。
１ 第１の半導体装置 ２ 第２の半導体装置 ３、９ パッケージ ４ 外部リード ５ 接続電極 ６ 半導体素子 １０ 外部端子
Claims (1)
- 【請求項１】 パッケージに取り付けられた外部リード
と、前記パッケージに搭載された半導体素子に電気的に
接続する状態で前記パッケージの上面に設けられた複数
の接続電極とを有する第１の半導体装置と、 前記第１の半導体装置の接続電極に対応してパッケージ
の一端面に設けられた外部端子を有する第２の半導体装
置とによって構成され、 前記第１の半導体装置のパッケージの上面に、前記接続
電極と前記外部端子とを接続させて前記第２の半導体装
置を所定間隔で複数個実装したことを特徴とする半導体
装置の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27375592A JP3203806B2 (ja) | 1992-09-16 | 1992-09-16 | 半導体装置の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27375592A JP3203806B2 (ja) | 1992-09-16 | 1992-09-16 | 半導体装置の実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697365A true JPH0697365A (ja) | 1994-04-08 |
| JP3203806B2 JP3203806B2 (ja) | 2001-08-27 |
Family
ID=17532129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27375592A Expired - Fee Related JP3203806B2 (ja) | 1992-09-16 | 1992-09-16 | 半導体装置の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203806B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326687B1 (en) * | 1998-09-01 | 2001-12-04 | Micron Technology, Inc. | IC package with dual heat spreaders |
-
1992
- 1992-09-16 JP JP27375592A patent/JP3203806B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326687B1 (en) * | 1998-09-01 | 2001-12-04 | Micron Technology, Inc. | IC package with dual heat spreaders |
| US6518098B2 (en) | 1998-09-01 | 2003-02-11 | Micron Technology, Inc. | IC package with dual heat spreaders |
| US6765291B2 (en) | 1998-09-01 | 2004-07-20 | Micron Technology, Inc. | IC package with dual heat spreaders |
| US6920688B2 (en) | 1998-09-01 | 2005-07-26 | Micron Technology, Inc. | Method for a semiconductor assembly having a semiconductor die with dual heat spreaders |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3203806B2 (ja) | 2001-08-27 |
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