JPH0685798A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH0685798A JPH0685798A JP4236731A JP23673192A JPH0685798A JP H0685798 A JPH0685798 A JP H0685798A JP 4236731 A JP4236731 A JP 4236731A JP 23673192 A JP23673192 A JP 23673192A JP H0685798 A JPH0685798 A JP H0685798A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- frame synchronization
- buffer
- address counter
- signal
- Prior art date
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- Granted
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 データ通信に用い，データの蓄積を行うバッ
ファ回路において，データ速度変換機能とクロックの読
み替え機能を１つのバッファ部に持たせることにより，
構成回路を簡略化する。 【構成】 バッファ回路は，データ速度変換及びクロッ
クの読み替え機能を持つバッファ部１１，出力クロック
発生部１０，読みだしアドレスカウンタ９，書き込みア
ドレスカウンタ４，まびき制御部３，フレーム同期部２
を備えている。出力クロック発生部１０は，出力クロッ
クＳ１１を発生する。書き込みアドレスカウンタ４は，
入力クロックＳ２により動作しバッファ部１１の書き込
みアドレス信号Ｓ５を発生する。読みだしアドレスカウ
ンタ９は，出力クロックＳ１１により動作しバッファ部
１１の読みだしアドレス信号Ｓ１０を発生する。フレー
ム同期部２は，入力データ列Ｓ１に含まれるユニークワ
ードによりフレーム同期を確立する。まびき制御部３
は，フレーム同期信号Ｓ３により書き込みアドレスカウ
ンタ４に対しアドレスまびき信号Ｓ４を発生する。
ファ回路において，データ速度変換機能とクロックの読
み替え機能を１つのバッファ部に持たせることにより，
構成回路を簡略化する。 【構成】 バッファ回路は，データ速度変換及びクロッ
クの読み替え機能を持つバッファ部１１，出力クロック
発生部１０，読みだしアドレスカウンタ９，書き込みア
ドレスカウンタ４，まびき制御部３，フレーム同期部２
を備えている。出力クロック発生部１０は，出力クロッ
クＳ１１を発生する。書き込みアドレスカウンタ４は，
入力クロックＳ２により動作しバッファ部１１の書き込
みアドレス信号Ｓ５を発生する。読みだしアドレスカウ
ンタ９は，出力クロックＳ１１により動作しバッファ部
１１の読みだしアドレス信号Ｓ１０を発生する。フレー
ム同期部２は，入力データ列Ｓ１に含まれるユニークワ
ードによりフレーム同期を確立する。まびき制御部３
は，フレーム同期信号Ｓ３により書き込みアドレスカウ
ンタ４に対しアドレスまびき信号Ｓ４を発生する。
Description
【０００１】
【産業上の利用分野】本発明は，データ通信におけるバ
ッファ回路に関し，特にデータの速度変換機能を有する
バッファ回路に関する。
ッファ回路に関し，特にデータの速度変換機能を有する
バッファ回路に関する。
【０００２】
【従来の技術】従来のバッファ回路の一構成例を図２に
示す。ユニークワードやオーバーヘッドデータなどの冗
長ビットと複数に分かれたメインデータとを含む入力デ
ータ列Ｓ１の一例を図３に示す。この入力データ列Ｓ１
において，各メインデータは，ｎバイトよりなる。ま
ず，バッファ回路のデータ速度変換機能について述べ
る。図２及び図３を参照して書き込みアドレスカウンタ
４は，入力クロックＳ２により動作し，速度変換バッフ
ァ部１の書き込みアドレス信号Ｓ５を発生する。この
時，フレーム同期検出部２では，入力データ列Ｓ１に含
まれるユニークワード２１を検出することによりフレー
ム同期を確立する。これによりまびき制御部３は，フレ
ーム同期検出部２より出力するフレーム同期信号Ｓ３を
用いることにより，入力データ列Ｓ１に含まれる冗長ビ
ットを速度変換バッファ部１に書き込まないようアドレ
スまびき信号Ｓ４により書き込みアドレスカウンタ４に
対し，アドレスまびき制御を行っている。したがって，
速度変換バッファ部１には冗長ビットをのぞいた入力デ
ータ列のみ書き込まれ，冗長ビットの分離，およびデー
タの速度変換を行っている。また，クロック速度変換部
６では，入力データ列Ｓ１に同期した入力クロックＳ２
をｎ／（ｎ＋１）することにより中間クロックＳ６を生
成する。この中間クロックＳ６により読みだしアドレス
カウンタ５を動作させ，読みだしアドレス信号Ｓ７を発
生し，中間クロックＳ６に同期したまびきデータ列Ｓ８
を読み出す。
示す。ユニークワードやオーバーヘッドデータなどの冗
長ビットと複数に分かれたメインデータとを含む入力デ
ータ列Ｓ１の一例を図３に示す。この入力データ列Ｓ１
において，各メインデータは，ｎバイトよりなる。ま
ず，バッファ回路のデータ速度変換機能について述べ
る。図２及び図３を参照して書き込みアドレスカウンタ
４は，入力クロックＳ２により動作し，速度変換バッフ
ァ部１の書き込みアドレス信号Ｓ５を発生する。この
時，フレーム同期検出部２では，入力データ列Ｓ１に含
まれるユニークワード２１を検出することによりフレー
ム同期を確立する。これによりまびき制御部３は，フレ
ーム同期検出部２より出力するフレーム同期信号Ｓ３を
用いることにより，入力データ列Ｓ１に含まれる冗長ビ
ットを速度変換バッファ部１に書き込まないようアドレ
スまびき信号Ｓ４により書き込みアドレスカウンタ４に
対し，アドレスまびき制御を行っている。したがって，
速度変換バッファ部１には冗長ビットをのぞいた入力デ
ータ列のみ書き込まれ，冗長ビットの分離，およびデー
タの速度変換を行っている。また，クロック速度変換部
６では，入力データ列Ｓ１に同期した入力クロックＳ２
をｎ／（ｎ＋１）することにより中間クロックＳ６を生
成する。この中間クロックＳ６により読みだしアドレス
カウンタ５を動作させ，読みだしアドレス信号Ｓ７を発
生し，中間クロックＳ６に同期したまびきデータ列Ｓ８
を読み出す。
【０００３】つぎに，バッファ回路のクロック読み替え
機能について述べる。書き込みアドレスカウンタ８は，
中間クロックＳ６により動作し，書き込みアドレス信号
Ｓ９を発生し，速度変換バッファ部１より読み出された
まびきデータ列Ｓ８をクロック読み替えバッファ部７に
書き込む。また，出力クロック発生部１０で発生し，中
間クロックＳ６と同じ周波数を持つ，出力クロックＳ１
１により，読みだしアドレスカウンタ９を動作させ，読
みだしアドレス信号Ｓ１０を発生し，出力データ列Ｓ１
２をクロック読み替えバッファ部７より読み出す。した
がって，クロック読み替えバッファ部７では，位相の異
なった中間クロックＳ６と出力クロックＳ１１で書き込
みと読みだしを行い，クロックの読み替えを行ってい
る。
機能について述べる。書き込みアドレスカウンタ８は，
中間クロックＳ６により動作し，書き込みアドレス信号
Ｓ９を発生し，速度変換バッファ部１より読み出された
まびきデータ列Ｓ８をクロック読み替えバッファ部７に
書き込む。また，出力クロック発生部１０で発生し，中
間クロックＳ６と同じ周波数を持つ，出力クロックＳ１
１により，読みだしアドレスカウンタ９を動作させ，読
みだしアドレス信号Ｓ１０を発生し，出力データ列Ｓ１
２をクロック読み替えバッファ部７より読み出す。した
がって，クロック読み替えバッファ部７では，位相の異
なった中間クロックＳ６と出力クロックＳ１１で書き込
みと読みだしを行い，クロックの読み替えを行ってい
る。
【０００４】
【発明が解決しようとする課題】上述した従来のバッフ
ァ回路は，速度変換バッファ部とクロック読み替えバッ
ファ部が別々となっているので，それぞれのバッファ部
にＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）
を別々に持たなければならないという欠点がある。
ァ回路は，速度変換バッファ部とクロック読み替えバッ
ファ部が別々となっているので，それぞれのバッファ部
にＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ）
を別々に持たなければならないという欠点がある。
【０００５】そこで，本発明の技術的課題は，回路を簡
略化でき，かつＲＡＭを節約できるバッファ回路を提供
することにある。
略化でき，かつＲＡＭを節約できるバッファ回路を提供
することにある。
【０００６】
【課題を解決するための手段】本発明によれば，データ
速度変換機能とクロック読み替え機能とを合せ持つバッ
ファ部と，外部装置から入力する入力データ列に含まれ
るユニークワードによりフレーム同期を確立しフレーム
同期信号を出力するフレーム同期部と，外部装置から入
力する入力クロックによって動作し前記バッファ部の書
き込みアドレス信号を発生する書き込みアドレスカウン
タと，前記フレーム同期信号によって書き込みアドレス
カウンタに対してアドレスまびき制御を行うまびき制御
部と，出力クロックを発生する出力クロック発生部と，
前記出力クロックによって動作し前記バッファ部の読み
だしアドレス信号を発生する読みだしアドレスカウンタ
とを備えたことを特徴とするバッファ回路が得られる。
速度変換機能とクロック読み替え機能とを合せ持つバッ
ファ部と，外部装置から入力する入力データ列に含まれ
るユニークワードによりフレーム同期を確立しフレーム
同期信号を出力するフレーム同期部と，外部装置から入
力する入力クロックによって動作し前記バッファ部の書
き込みアドレス信号を発生する書き込みアドレスカウン
タと，前記フレーム同期信号によって書き込みアドレス
カウンタに対してアドレスまびき制御を行うまびき制御
部と，出力クロックを発生する出力クロック発生部と，
前記出力クロックによって動作し前記バッファ部の読み
だしアドレス信号を発生する読みだしアドレスカウンタ
とを備えたことを特徴とするバッファ回路が得られる。
【０００７】
【作用】本発明において，バッファ部がデータ速度変換
機能と，クロック読み替え機能とを用いることで，従来
技術において行われていたデータ速度変換バッファ部に
クロック速度変換部からの中間クロックに基づいて読み
だしアドレス信号を送り出し，またクロック読み替えバ
ッファ部にクロック速度変換部からの中間クロックに基
づいて書き込みアドレス信号を送り出すということを省
略でき，回路を簡略化でき，かつバッファ部に夫々付随
したＲＡＭを節約できる。
機能と，クロック読み替え機能とを用いることで，従来
技術において行われていたデータ速度変換バッファ部に
クロック速度変換部からの中間クロックに基づいて読み
だしアドレス信号を送り出し，またクロック読み替えバ
ッファ部にクロック速度変換部からの中間クロックに基
づいて書き込みアドレス信号を送り出すということを省
略でき，回路を簡略化でき，かつバッファ部に夫々付随
したＲＡＭを節約できる。
【０００８】
【実施例】以下，本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明のバッファ回路の一実施例を
示す図である。また，図３はユニークワードやオーバー
ヘッドデータなどの冗長ビットを含む入力データ列Ｓ１
の一例を示す図である。図１のようにバッファ回路は，
書き込みアドレスカウンタ４，バッファ部１１，フレー
ム同期検出部２，まびき制御部３，出力クロック発生部
１０，読み出しアドレスカウンタ９とを備えている。バ
ッファ部１１は，データ速度変換機能とクロック読み替
え機能とをもつものである。
示す図である。また，図３はユニークワードやオーバー
ヘッドデータなどの冗長ビットを含む入力データ列Ｓ１
の一例を示す図である。図１のようにバッファ回路は，
書き込みアドレスカウンタ４，バッファ部１１，フレー
ム同期検出部２，まびき制御部３，出力クロック発生部
１０，読み出しアドレスカウンタ９とを備えている。バ
ッファ部１１は，データ速度変換機能とクロック読み替
え機能とをもつものである。
【００１０】書き込みアドレスカウンタ４は，入力クロ
ックＳ２により動作し，バッファ部１１の書き込みアド
レス信号Ｓ５を発生する。この時，フレーム同期検出部
２で図３で示すような入力データ列Ｓ１に含まれるユニ
ークワード２１を検出することによりフレーム同期を確
立する。これによりまびき制御部３は，フレーム検出部
２より出力するフレーム同期信号Ｓ３を用いることによ
り，入力データ列Ｓ１の冗長ビットをバッファ部１１に
書き込まないようアドレスまびき信号Ｓ４により書き込
みアドレスカウンタ４に対し，アドレスまびき制御を行
っている。したがって，バッファ部１１には冗長ビット
をのぞいた入力データ列のみ書き込まれ，冗長ビットの
分離，およびデータの速度変換を行っている。
ックＳ２により動作し，バッファ部１１の書き込みアド
レス信号Ｓ５を発生する。この時，フレーム同期検出部
２で図３で示すような入力データ列Ｓ１に含まれるユニ
ークワード２１を検出することによりフレーム同期を確
立する。これによりまびき制御部３は，フレーム検出部
２より出力するフレーム同期信号Ｓ３を用いることによ
り，入力データ列Ｓ１の冗長ビットをバッファ部１１に
書き込まないようアドレスまびき信号Ｓ４により書き込
みアドレスカウンタ４に対し，アドレスまびき制御を行
っている。したがって，バッファ部１１には冗長ビット
をのぞいた入力データ列のみ書き込まれ，冗長ビットの
分離，およびデータの速度変換を行っている。
【００１１】読みだしアトドレスカウンタ９は，入力ク
ロックＳ２のｎ／（ｎ＋１）の周波数であり，出力クロ
ック発生部１０で発生する出力クロックＳ１１により動
作し，読みだしアドレス信号Ｓ１０を発生し，まびきさ
れた出力データ列Ｓ１２をバッファ部１１より読み出
す。したがって，バッファ部１１には冗長ビットをのぞ
いた入力データ列のみ書き込まれ，冗長ビットの分離，
データの速度変換を行うとともに，入力クロックＳ２と
出力クロックの読み替えを行っている。
ロックＳ２のｎ／（ｎ＋１）の周波数であり，出力クロ
ック発生部１０で発生する出力クロックＳ１１により動
作し，読みだしアドレス信号Ｓ１０を発生し，まびきさ
れた出力データ列Ｓ１２をバッファ部１１より読み出
す。したがって，バッファ部１１には冗長ビットをのぞ
いた入力データ列のみ書き込まれ，冗長ビットの分離，
データの速度変換を行うとともに，入力クロックＳ２と
出力クロックの読み替えを行っている。
【００１２】
【発明の効果】以上説明したように，本発明では，速度
変換機能とクロック読み替え機能とを合わせ持ったバッ
ファ部を有することにより，回路を簡略化でき，かつＲ
ＡＭを節約できる効果がある。
変換機能とクロック読み替え機能とを合わせ持ったバッ
ファ部を有することにより，回路を簡略化でき，かつＲ
ＡＭを節約できる効果がある。
【図１】本発明のバッファ回路の一実施例を示す図であ
る。
る。
【図２】従来のバッファ回路の一構成例を示す図であ
る。
る。
【図３】入力データ列の一例を示す図である。
１ 速度変換バッファ部 ２ フレーム同期検出部 ３ まびき制御部 ４ 書き込みアドレスカウンタ ５ 読みだしアドレスカウンタ ６ クロック速度変換部 ７ クロック読み替えバッファ部 ８ 書き込みアドレスカウンタ ９ 読みだしアドレスカウンタ １０ 出力クロック発生部 １１ バッファ部 Ｓ１ 入力データ列 Ｓ２ 入力クロック Ｓ３ フレーム同期信号 Ｓ４ アドレスまびき制御信号 Ｓ５ 書き込みアドレス信号 Ｓ６ 中間クロック Ｓ７ 読みだしアドレス信号 Ｓ８ まびきデータ列 Ｓ９ 書き込みアドレス信号 Ｓ１０ 読みだしアドレス信号 Ｓ１１ 出力クロック Ｓ１２ 出力データ列
Claims (1)
- 【請求項１】 データ速度変換機能とクロック読み替え
機能とを合せ持つバッファ部と，外部装置から入力する
入力データ列に含まれるユニークワードによりフレーム
同期を確立しフレーム同期信号を出力するフレーム同期
部と，外部装置から入力する入力クロックによって動作
し前記バッファ部の書き込みアドレス信号を発生する書
き込みアドレスカウンタと，前記フレーム同期信号によ
って書き込みアドレスカウンタに対してアドレスまびき
制御を行うまびき制御部と，出力クロックを発生する出
力クロック発生部と，前記出力クロックによって動作し
前記バッファ部の読みだしアドレス信号を発生する読み
だしアドレスカウンタとを備えたことを特徴とするバッ
ファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236731A JP3013011B2 (ja) | 1992-09-04 | 1992-09-04 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4236731A JP3013011B2 (ja) | 1992-09-04 | 1992-09-04 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685798A true JPH0685798A (ja) | 1994-03-25 |
| JP3013011B2 JP3013011B2 (ja) | 2000-02-28 |
Family
ID=17004955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4236731A Expired - Fee Related JP3013011B2 (ja) | 1992-09-04 | 1992-09-04 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013011B2 (ja) |
-
1992
- 1992-09-04 JP JP4236731A patent/JP3013011B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3013011B2 (ja) | 2000-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991102 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |