JPH04195333A - 多重変換読み出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕　　　　　　　゛本発明は、多重
変換読み出し回路に関−し、特に入力され外−つのデー
タをシングルバッ゛ファメモリにより速度変換し、複数
回同じ人力データを〈従来、この種の多重変換読み出し
回路は、読み出しと書き込みを非同期で行うことができ
るエラスティックストアメモリを並列に接続し、一方の
メモリが読み出しを行っている間に他方のメモリに書き
込みを行い、次の段階で書き込みを行ったメモリが読み
出しを行う、いわゆる読み書きを交互に行うダブルバッ
ファ方式により多重読み出しを行っていた。

〔発明が解決しようとする課題〕

上述した従来の多重変換読み出し回路では、２個のエラ
ティックスドアメモリを必要とするので、それぞれの書
き込み制御、読み出し制御、書き込み禁止、読み出し禁
止等の制御パルスを独立で作成しなければならずハード
ウェアの規模が大きくなる欠点があった。

〔課題を解決するための手段〕

本発明の多重変換読み出し回路は、ＲＡＭに書き込まれ
た一つの入力データを複数回読み出す多重変換読み出し
回路において、一つのＲＡＭと、前記−つのＲＡＭに速
度変換されたマルチフレームの先頭のフレームにより入
力データの書き込みおよび入力データに含まれる制御情
報の読み出しを行う第１の手段と、前記第１の手段で書
き込まれた入力データを前記マルチフレームの先頭の次
に続く複数のフレームにより所要の多重読み出しを行う
第２の手段とを有する。

〔実施例〕 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例を説明する信号フォーマット図である。スタテ
ィックＲＡＭ１は入力データ１０１を後述するＲＡＭア
ドレス信号１０６により指定されたアドレスに書き込み
、以降、必要とする複数回数高速読み出しを行い、多重
変換出力データ１０２を読み出す。アドレスセレクタ２
はイネーブルデコーダ３から書き込みおよび読み出しの
周期のタイミング信号に合わせて、後述するバイナリア
ドレスカウンタ４から書き込み用アドレス１０３と読み
出し用アドレス１０５とを受信し、ＲＡＭアドレス１０
６として出力する。バイナリアドレスカウンタ４は前述
の書き込みアドレス信号１０３読み出しアドレス信号１
０５の図におけるＡＤＲｎである計数信号を出力すると
ともにスタティックＲＡＭ１がち読み出し回数（本実施
例では設計条件から偶数の２−個とする）を指定する図
におけるＡＤＲｍである多重用アドレス１０４を出力す
る。

次に本実施例の動作を第２図の信号フォーマット図によ
り説明する。第２図（ａ）は多重変換出力データ１０２
に対応するマルチフレーム（図のＭＦ）信号を表し、“
０″フレームの主として入力データ書き込み部と、“１
”〜“２−”フレ′−ムの読み出し専用フレームからな
る。第２図（ｂ）はＭＦの先頭の“０”フレームの内容
を示し、入力データ書き込み部を有するフレーム０とフ
レーム１〜２′″／２の入力データ読み出しフレームか
らなる。ここでフレーム１〜２　ｓ／ｍの読み出し用ア
ドレスビットはバイナリアドレスカウンタ４のＡＤＲｎ
における上位ｎ　／　２〜ｎのビットを使用する。第２
図（Ｃ）は第２図（ｂ）のフレーム０の内容を示してい
る。すなわち、入力データに相当する０〜２ｎ／２の書
き込み部の信号と入力デーラダ°０″′の読み出し部か
らなり、この書き込み部の信号の書き込み用アドレスビ
ットはバイナリアドレスカウンタ４のＡＤＲｎにおける
下位Ｏ〜ｎ　／　ｎのビットを使用する。第２図（ｄ）
はライトイネーブル信号１０７を表し、“Ｌ°ルベルの
期間はアドレスセレクタ２に書き込み許可を与え、”　
Ｈ”レベルの期間はアドレスセレクタ２に読み出し許可
を与える。第２図（ｅ）は入力データのクロックにより
バイナリアドレスカウンタ４の計数基準を与えるクロッ
クである。このようにバイナリアドレスカウンタ４によ
り多重読み出しの数により高速の書き込み読み出しアド
レス信号を出力するとともに、−度書き込みされた情報
をくり返し読み出すことにより、１つのＲＡＭから複数
回読み出す多重変換読み出し回路が実現できる。

〔発明の効果〕

以上説明した様に本発明はエラスティックストアのダブ
ルバッファ方式をスタティックメモリのシングルバッフ
ァ方式としバイナリアドレスカウンタ、イネーブルデコ
ーダ、アドレスセレクタを設けることにより、メモリお
よび多重読み出し回路をより簡単に構成できるので、ハ
ードウェアの規模を縮小できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本実
施例の動作を説明する信号フォーマット図である。 １・・・スタティックＲＡＭ、２・・・アドレスセレク
タ、３・・・イネーブルデコーダ、４・・・バイナリア
ドレスカウンタ、１０１・・・入力データ、１０２・・
・多重変換出力データ、１０３・・・書き込み用アドレ
ス、１０４・・・多重用アドレス、１０５・・・読み出
し用アドレス、１０６・・・ＲＡＭアドレス、１０７・
・・データ入力イネーブル。

Claims (1)

1. 【特許請求の範囲】 １、ＲＡＭに書き込まれた一つの入力データを複数回読
   み出す多重変換読み出し回路において、一つのＲＡＭと
   、前記一つのＲＡＭに速度変換されたマルチフレームの
   先頭のフレームにより入力データの書き込みおよび入力
   データに含まれる制御情報の読み出しを行う第１の手段
   と、前記第１の手段で書き込まれた入力データを前記マ
   ルチフレームの先頭の次に続く複数のフレームにより所
   要の多重読み出しを行う第２の手段とを有することを特
   徴とする多重変換読み出し回路。 ２、前記第１および第２の手段を動作させるために書き
   込み信号としてｎ（ｎは整数）ビットの下位ビットであ
   る０からｎ／２ビットを出力し、読み出し信号としてｎ
   ビットの上位ビットであるｎ／２＋１からｎビットを出
   力し、かつ、前記第２の手段の所要の多重読み出し信号
   を出力するバイナリアドレスカウンタと、このバイナリ
   アドレスカウンタ信号を入力し書き込みおよび読み出し
   許可を与えるイネーブル信号を出力するイネーブルデコ
   ーダと、前記バイナリアドレスカウンタおよびイネーブ
   ルデコーダの信号を入力しＲＡＭへの書き込み読み出し
   のアドレスを選択するアドレスセレクタとを有すること
   を特徴とする請求項１記載の多重変換読み出し回路。