JPH0680476B2

JPH0680476B2 - ラスタ走査型表示装置

Info

Publication number: JPH0680476B2
Application number: JP59234003A
Authority: JP
Inventors: リチヤード・ビー・プリース; ジヨン・シー・ダレイムプル
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1983-11-07
Filing date: 1984-11-06
Publication date: 1994-10-12
Anticipated expiration: 2009-10-12
Also published as: EP0146227A2; CA1235536A; JPS60136795A; US4672369A; EP0146227A3

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は画像表示装置、特にラスタ走査型表示において
画像のライン及び縁を滑らかにする装置に関する。

〔従来の技術及びその問題点〕

あるラスタ走査型表示システムでは、表示スクリーンを
500×500のピクセル（画素）マトリックスとみなし、各
ピクセル成分毎にＺ軸、即ち輝度の制御を行うのが一般
的である。ラスタ上のピクセルの場所は固定しているた
め、表示器上における画像ライン（走査線）の表示は補
正していなければ、階段状に、即ちいわゆる「ジャギ
ー」表示として現れる。よって、アンチ・エイリアシン
グ、又はアンチ・ジャギー（デ・ジャギー）表示補正シ
ステムが提案されており、現在、２つの一般的システム
が知られている。

これらアンチ・エイリアシングの一般的なシステムの１
つでは、アンチ・ジャギー・ソフトウェアの傾向にあ
り、このソフトウェア専用となる端末装置に供給する画
像をこのソフトウェアにより処理する。このアプローチ
の特徴は、厳格な性能及びデーターハンドリング・タイ
ムの制限にある。

アンチ・エイリアシング・ピクセル・ラスタのアプロー
チの他の一般的な形式では、ファームウェアによる高性
能化の傾向にある。このファームウェアは画像データを
受ける表示端末装置内に設ける。またこのファームウェ
アは固定化したアルゴリズムにより画像データ・ビット
を操作して、同じものをフレーム・バッファ・メモリに
書込み、固定化したパターンに応じて画像データを重み
づけする。

上述の如くこのファームウェアのアプローチには性能の
問題が少ないが、これら既知の量アプローチでは、焦点
が低下している、即ちユーザが見ることのできる画像の
内容が所望の分解能よりも低いと多くのユーザはみなし
ている。よって、その結果の画像は、実時間再生の結果
ではなく、本来の画像データにおいて定義された画像に
情報を付加した成果である。

〔問題点を解決するための手段及び作用〕

したがって本発明の目的の１つは、ラスタ走査型表示器
用の改良された装置の提供にある。

また本発明の他の目的は、ラスタ走査型表示器において
アンチ・エイリアシングの表示用の改良された装置の提
供にある。

本発明の更に他の目的は、ラスタ走査型表示器における
画像表示の高分解能、及び真の分解能のズーム能力を提
供することである。

これら及び他の目的を達成するために、本発明は、ソフ
トウェア又はファームウェアによりアンチ・ジャギー・
アルゴリズムのデータを画像データに付加する必要がな
く、この画像データを用いてラスタ走査型表示をアンチ
・エイリアシング状態としている。

テレビ・カメラにおいて、カメラ・レンズはカメラ・タ
ーゲットに高解像度の画像を投影する。ターゲットに投
影された画像情報を読み取るために、電子ビームがター
ゲット上でラスタ走査される。通常、電子ビームによる
走査ラインの幅は、隣接する２つの走査ラインの中心間
の距離より大きく、隣接する走査ラインは部分的に重畳
する。即ち、カメラ・ターゲット上で隣接する走査ライ
ンは、その端部付近で共通の画像情報を読み取る。ま
た、電子ビームのエネルギーは、その中央部分が最高
で、周囲に行くほど低くなるガウシャン分布であり、電
子ビームはそのエネルギーに比例した量の画像情報を読
み取る。この様にテレビ・カメラで生成された画像信号
は、テレビ・システムに送られる。テレビ・システムの
表示画面上の画像は、画像信号に応じた輝度変調により
形成され、その輝度変調は、主に走査されているライン
自体の画像情報と、部分的に重畳する隣接する走査線か
らの少量の画像情報とにより決まる。この様に形成され
たテレビ画像では、ジャギーが生じないことは周知であ
る。本発明は、この様なテレビ・システムの原理を利用
して、グラフィック表示におけるジャギーを補償するも
のである。

本発明は、まずラスタ走査型表示スクリーンの密度より
も高い密度の画像データをロードしたフレーム・バッフ
ァ（記憶手段）を利用する。例えば、本発明に用いるフ
レーム・バッファは2000×2000の行列マトリックスを含
んでおり、500×50のラスタをドライブする。

本発明において、フレーム・バッファ・メモリから多く
の隣接したフレーム・バッファ・ライン・データを同時
に選択して画像データを処理し、選択的重み付けにより
多くの隣接したバッファ・ライン・データ・ビットから
単一のラスタ・ライン・ドライブ信号を発生する。多く
の隣接したラスタ・ライン（走査線）の中心は、書込ま
れたラスタ・ラインに対応するとみなされて、全重みが
与えられ、この中心に隣接したラインはこの中心からの
距離に応じて異なる重み付けがされる。

よって、発生したラスタ・ライン・ドライブ信号は、テ
レビジョン表示の場合と同様にガウシャン分布となる。
よって本発明は完全な分解能の画像を発生でき、任意の
アンチ・エイリアシング・アルゴリズム又は本来の画像
データにデータを付加する関連したフレーム・バッファ
・データがないので、端点処理の困難さがなくラスタ・
ラインを正確かつジャギーのないものにする。

更に本発明は、ラスタ走査型表示にズーム能力を与え
る。よって、選択レートを減少し、実際の分解能を拡大
表示に応じて決め、フレーム・バッファの対応する部分
を表示スクリーン全体に割当てる。

本発明の上述及び他の目的、特徴は添付図を参照した以
下の実施例の説明から一層明らかになろう。

〔実施例〕

第１図は本発明の好適な一実施例のブロック図を示す。
この図において、ベクトル発生器（10）は夫々ライン
（14）及び（16）を介して記憶手段であるフレーム・バ
ッファ（12）に入力画像データ及びアドレス／タイミン
グ命令を与える。ベクトル発生器（10）は、データ・ル
ーチン及びタイミング制御ユニットであり、フレーム・
バッファ（12）のランダム・アクセス・メモリ（RAM）
ユニットを満たし（書込み）かつ読出し、書込み、消去
及びリフレッシュ動作により蓄積したデータを変調又は
処理し、ラスタ走査表示システムの従来のベクトル発生
器の他の一般的動作も行う。上述の如く、フレーム・バ
ッファ（12）の容量は高密度であり、表示端末装置（表
示手段）の行列データ容量の数倍（例えば４×４倍）の
データを適切に蓄積する。

スケール・クロック発生器（18）はライン（20）を介し
てフレーム・バッファ（12）にフレーム・バッファ出力
クロック信号を供給する。ズーム動作でない場合、ライ
ン（20）の信号発生レートは、所定クロックレートであ
り、ズームを実行のとき後述の如くその所定レートから
下る。ライン（22）〜（28）を介してフレーム・バッフ
ァ出力信号（フレーム・バッファ内における隣接した異
なるライン上のデータ）を参照番号（38）〜（44）で示
すライン・アキュムレータＩ〜IVに供給する。広範囲
で、これらアキュムレータは現在受けた情報を蓄積し、
前に受けた情報と同時にその出力をライン（56）〜（6
2）に与える。

ライン・アキュムレータと共に制御手段を構成するDAC
加算器（54）は受けた情報に対し上述の重み付け動作を
実行し、ライン（64）を介して代表的にはCRT端末装置
である表示ユニット（70）（表示手段）に対応アナログ
出力（映像）信号を供給するデジタル・アナログ変換器
である。

第２図フレーム・バッファ（12）の回路図であり、この
フレーム・バッファ（12）は、データ・バス（14）及び
アドレス／タイミング・バス（16a）が接続されたRAMユ
ニット（72）〜（78）を含む。これらRAMユニット（7
2）〜（78）の出力は、フレーム・バッファ内における
１つのライン上の連続した４つのデータ・ビットであ
り、ライン（80）〜（86）を介して選択ユニット（SE
L）（88）〜（94）に供給される。ライン（16b）及び
（16c）の制御選択信号は、４ビット・パターンを選択
ユニット出力ライン（96）〜（102）にゲートする。ラ
ッチ及び分配器（104）はユニット（88）〜（94）から
４つの現在のデータ・ビットを受け、ライン（20）のク
ロック信号（フレーム・バッファ出力クロック）の発生
により、同じものを選択的にフレーム・バッファの出力
ライン（22a）〜（22d）、（24a）〜（24d）、（26a）
〜（26d）及び（28a）〜（28d）に分配する。即ち、RAM
（72）〜（78）からの最初のラインの４つのデータ・ビ
ットがライン（22a）〜（22d）に供給され、次のライン
の４つのデータ・ビットがライン（26a）〜（26d）に供
給され、更に次のラインのデータ・ビットがライン（28
a）〜（28d）に供給される。ライン（22a）〜（28d）の
データはラッチ及び分配器（104）の作用によりラッチ
される。なお、第２図のような構成にしたのは、RAM（7
2）〜（78）を並列に動作させることにより、フレーム
・バッファ（12）の動作速度を高速にするためである。

再び第１図を参照すれば、今説明した出力ライン（22）
〜（28）はライン・アキュムレータ（38）〜（44）用に
個々のグループになっている。第３図は各ライン・アキ
ュムレータの回路を示すが、特にアキュムレータ（38）
の入力／出力接続を示している。ライン（22a）〜（22
d）をシフト・レジスタ（SR）（106）に直接接続すると
共に、ライン（108a）〜（108d）を介してラッチ（11
0）にも接続する。よって、アキュムレータ（38）への
４ビット・パターン入力はシフト・レジスタ（106）に
より直接読出しに利用でき、またラッチ（110）がライ
ン（112a）〜（112d）を介して同じパターンをRAM（11
4）に供給するので、このパターンは後で利用するため
に保持される。RAM（114）の出力ライン（118a）〜（11
8d）を第２シフト・レジスタ（120）に接続する。

ライン（118a）〜（118d）を更にライン（122a）〜（12
2d）に接続するので、RAM（114）の出力も更に後の表示
のために保持される。これらライン（122a）〜（122d）
をラッチ（124）に接続し、このラッチの出力ライン（1
26a）〜（126d）をRAM（128）に接続する。RAM（128）
の出力はライン（130a）〜（130d）を介してシフト・レ
ジスタ（132）に供給する。

制御ライン（134），（136）及び（138）はラッチ（11
0）及び（124）並びにRAM（114）及び（128）を制御
し、この内ライン（136）及び（138）は蓄積アドレス指
定及び出力選択の両機能を果たす。ライン（140）はシ
フト・レジスタ（106），（120）及び（132）に共通に
出力イネーブル信号（ライン・アキュムレータ出力制御
信号）を供給する。ライン（142）はクロック・パルス
を与えるが、ライン（140）のイネーブル信号が存在す
るとき、シフト・レジスタの内容をライン・アキュムレ
ータ（38）の出力ライン（56a），（56b）及び（56c）
に直列出力する。ライン（140）のライン・アキュムレ
ータ出力制御信号は、表示ユニットのラスタ走査ライン
のレートに対応するレートで発生する。

理解できる如く、シフト・レジスタ（106），（120）及
び（132）の内容は、ライン・アキュムレータへの現在
の４ビット・パターン入力（シフト・レジスタ（106）
の中身）、ライン・アキュムレータに供給された直前の
パターン（シフト・レジスタ（120）の中身）、及びラ
イン・アキュムレータに供給された更に前の４ビット・
パターン（シフト・レジスタ（132）の中身）を表わし
ている。よって、この実施例の場合、シフト・レジスタ
（106），（120）及び（132）の出力信号は、フレーム
・バッファにおける３つの隣接するライン上の対応位置
におけるビット・データである。また、各シフトレジス
タは４ビットの並列入力信号を直列出力信号に変換し、
この直列出力信号に応じて表示手段の輝度を制御するの
で、フレーム・バッファにおけるラインの連続した４つ
のピクセル（ビット）についてみれば、アキュムレート
されたことになる。ライン・アキュムレータ（40）〜
（44）は、第３図に関連して上述したのと同様な構成で
ある。したがって、ライン・アキュムレータ（38）〜
（44）の出力信号はフレーム・バッファにおける12の隣
接したラインのデータとなる。

再び第１図を参照すると、ライン（56），（58），（6
0）及び（62）の各々は、３つのラインのグループであ
り、現在、直前及びその前の４ビット・パターンの直列
化したデータ、即ちフレーム・バッファ内の３つの隣接
したラインの連続した４つのデータを有しているので、
DAC加算器（54）は12の入力ラインを有しており、これ
を重み付け回路と関連して第４図にに示す。入力ライン
の各々をゲート及び重み付け（Ｇ−Ｗ）回路（144a）〜
（144l）に接続する。かかる回路の各々は共通の構成で
あり、段（148a）の如く１対のエミッタ結合トランジス
タのベースに相補出力を供給するゲート（146a）〜（14
6l）を含んでいる。Ｇ−Ｗ回路（144a）〜（144f）のト
ランジスタのコレクタを抗抗器R1及びR2に共通接続す
る。Ｇ−Ｗ回路（144g）〜（144l）のトランジスタのコ
レクタを抗抗器R3及びR4に共通接続する。抵抗器R1及び
R3は映像出力トランジスタ（150）のベースに結合し、
抵抗器R2及びR4は抵抗器R5を介して負の12V直流電源に
接続する。ライン（64）の映像出力はトランジスタ（15
0）のコレクタ電圧である。

第４図の抵抗器R6〜R17の選択した値により、重み付け
の状態を確立するが、これら抵抗器はすべて正5V直流電
源に接続され、抵抗器R1〜R5及びライン（56），（5
8），（60）及び（62）のロジック状態と共に、各段の
トランジスタに流れる電流を設定する。よって、これら
は映像信号の段分担を決める。ガウシャン重み付けのた
めに、フレーム・バッファ内における隣接する12のライ
ンの内ののラインから最も外側の位置の抵抗器が最大抵
抗値であり、ここから中央ラインに近づくにしたがい抵
抗値は減る。特定の実施例において、中央の抵抗器R11
及びR12は等しく最小値であり、R10及びR13は等しくか
つR11及びR12よりも大きい値であり、R9及びR14は等し
く更に大きい値であり、以下同様である。例えば、抵抗
器R6〜R17は可変でもよく、それらの値をマイクロプロ
セッサ等の外部制御器で設定してもよい。

通常のフル・スケール動作において、ライン（56a）〜
（56c），（58a）〜（58c），（60a）〜（60c）及び（6
2a）〜（62c）の12ビット・パターンは、情報の12ライ
ンの各々のビットを含んだフレーム・バッファ・メモリ
の垂直スライス（列）を表す。これら12ラインの中心
（６番目ライン及び７番目ラインの間、即ち回路ライン
（58c）及び（60c）間の中央）が、書込まれるラスタ・
ラインに対応する。ライン（64）からの映像信号、即ち
ガウシャン重み付けされた信号による表示において、DA
C加算器（54）への入力ラインは、最初に述べた入力か
らユニット（54）への４つのラインが段階別になった12
のフレーム・バッファ・ラインを表すようにタイミング
を定める。フレーム・バッファの密度はラスタ走査密度
の４倍であり、蓄積した全画像をラスタ表示器に表示す
るのが望ましいのでで、上述はこの例である。よって、
12の相互に隣接したフレーム・バッファ・ラインからの
12ビットの独特なパターン、及びライン・アキュムレー
タ（38）〜（44）の４つの列ステッピングを含んだ連続
したラスタ・ラインにより、各ラスタ・ラインを書込
む。

よって、ライン（20）（フレーム・バッファ・ライン出
力）のクロック・レートはライン（40）のライン・アキ
ュムレータ出力信号のレートの４倍である。

例えば、全表示スクリーン領域をフレーム・バッファの
内容の４分の１に割当てる、即ち、通常表示の４分の１
の部分を４倍にズームする形式のズーム動作において、
ズーム選択の指示は、４ビット・カウンタ（156）（第
５図）に接続されたライン（154a）〜（154d）によりス
ケール・クロック発生器（18）に行う。分周器（158）
からライン（160）を介してカウンタ（156）に20kHzの
クロック信号を供給する。発振器（162）は80kHzで動作
し、ライン（164）を介して分周器（158）を駆動する。
ゲート（166）は、カウンタ（156）からのライン（16
8）及び20kHzクロックのライン（170）を入力とする。
フレーム・バッファ出力シフト・クロックをライン（2
0）に発生するが、そのレートはライン（154a）〜（154
d）の設定に対応する。即ち、通常のフル・スケール動
作を望む場合は最大（20kHz）であり、ズーム動作では
対応した低いレートである。以下に述べるズーム例にお
いて、ライン（20）のクロック・レートが今5kHz、即ち
ライン（140）のレートである場合、４倍の拡大がフレ
ーム・バッファ・ライン出力及びラスタ走査ライン間に
生じる。映像出力は、フレーム・バッファの読出しによ
りライン毎であるが、ライン・アキュムレータは依然、
12の相互に隣接したライン・ビットの全部をDAC加算器
（54）に供給しているので、映像信号は依然ガウシャン
で重み付けされている。

第５図の回路の特定例では、カウンタ（156）は10016型
４ビット・カウンタであり、ライン（154a）〜（154d）
をピン7,9,10及び11に接続し、ライン（160）をピン13
に接続し、ライン（172）をピン５に接続し、ライン（1
72）及び（168）をピン４に接続する。

本発明により画像表示に効果をもたらす方法を考慮すれ
ば、表示ユニットはＮ画像ラスタ・ラインを有している
といってもよい。画像を高密度、即ちデジタル・ビット
のＭ個の蓄積されたラインにおいて蓄積する。ここでＭ
は、Ｎの整数倍である。所定のラスタ走査ラインを書き
込むステップにおいて、Ｍ個の蓄積されたラインのＱ個
の各々からデジタル・ビットを選択する。ここでＱは１
を越える整数ある。上述した非ズームの例において、12
は４つのライン・アキュムレータの出力数なので、Ｍは
2000、Ｎは500、Ｑは12である。これら選択されたＱビ
ットをアナログ信号に変換し、表示ユニットのＮ個のラ
スタ・ラインの１つを書込む際の輝度制御信号としてこ
のアナログ信号を利用する。

この信号変換の間にビットを個々に重み付け、この重み
付けの実行により、なるべくビットをガウシャン分布重
み付けとする。

特に上述した例においてＱビットを選択するには、その
Ｑビットをサブグループに選択し、このサブグループ化
したビットを順次累積して、全Ｑビットについてこれら
累積が終了するように同時に信号変換ステップを行う。

全蓄積画像がラスタ・フレームにあるのが望ましい場
合、変換ステップの実行レートのM/N倍にＱビットの連
続したサブグループを選択する。この例では、同様に信
号変換のレートの４倍でフレーム・バッファ・メモリに
対しステップを実行する。ズーム動作において、変換ス
テップに対し少ないラインで、例えばM/N/Rのレートで
フレーム・バッファ・メモリに対しステップを進める。
ここでＲは１より大きい整数であり、M/N位に大きい。
上述の４倍拡大ズームの動作例では、フレーム・バッフ
ァ・メモリの４分の１を表示ラスタに割当て、よってＲ
をM/N即ち４に選択している。

単一のプレーン情報パターン及びこの単一プレーン情報
を構成するビット内容を蓄積する単一フレームのバッフ
ァ・メモリについて、本発明の装置の一例を上述した
が、本発明は、深さ方向に２つ以上のバッフア・メモリ
のフレームを含む、即ちメモリの複数プレーンのアプリ
ケーションにも拡張できる。かかる構成カラー及びグレ
ースケールのアプリケーションに関する多くの問題を解
決する。例えば、最も簡単な構造のカラー・テレビジョ
ン・カメラは、３つのターゲット画像形成手段を備えて
おり、単一の同期発生器によりすべて駆動される３つの
異なる電子ビームが調和して各手段を掃引する。３つの
独立したターゲットからデータを取出し、それをカラー
及び符号化処理して、カラー情報を信号から取出す。こ
こで本発明によるシステムでは、ビジコンのターゲット
のみを走査する代りに、同時に複数のメモリ・プレーン
を走査して、カラー情報を主要なカラーの各々表し３つ
のプレーンが同時に取出された情報にする。図形システ
ムにおいて、３プレーン・システムから良好なカラー情
報を取出すのは難しい。達成しようとすることは、８色
の選択のみである。しかし、本発明のシステムによれ
ば、各色の輝度情報の中間調が可能となり、より広範囲
に色を混ぜることが可能になる。更に、これら色の境界
は適切にぼかせる。よって、色の縁、透明、テクスチャ
等の色及び中間調問題の解決が簡単になる。

上述では本発明を特に、ライン情報のフレーム・バッフ
ァ蓄積のベクトル発生及びラスタ走査表示に関連して説
明したが、勿論本発明は広く適用できる。本発明の要旨
を逸脱することなく種々の変更が可能であるので、上述
の好適な実施例は本発明を説明するためであり、何ら限
定するものではない。

〔発明の効果〕

上述の如く、本発明は表示手段の各走査線に対応させて
記憶手段の隣接する複数の記憶ラインのグループを順次
一部の記憶ラインを共通させて選択し、選択したグルー
プの複数の記憶ラインの各々から、各走査線の各表示画
素に対応する一線状に並んだ記憶画素を選択し、複数の
記憶画素に記憶されたデジタル画像情報を読出してガウ
シャン分布重み付けを行った後、加算してアナログ信号
に変換して、表示手段の各表示画素の輝度を制御する輝
度制御信号を得ることを特徴としている。この様にして
得た輝度制御信号は、テレビ・カメラから得られる画像
信号と同様の信号となり、ジャギーのない良好な分解能
の画像を生成できる。この際、従来のアンチ・ジャギー
・アルゴリズムを使用しないので、処理の困難さがな
く、処理が高速である。

【図面の簡単な説明】

第１図は本発明の好適な一実施例の全体的なブロック
図、第２図は第１図に用いるフレーム・バッファのブロ
ック図、第３図は第１図に用いるライン・アキュムレー
タのブロック図、第４図は第１図に用いるDAC加算器の
回路図、第５図は第１図に用いるスケール・クロック発
生器のブロック図である。図において、（12）は記憶手段、（38）〜（44）及び
（54）は制御手段、（70）は表示手段である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジヨン・シー・ダレイムプルアメリカ合衆国オレゴン州 97132ニユーバーグイーストセブンス・ストリート 1306 (56)参考文献特開昭57−162882（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】第１所定数の走査線の各表示画素の輝度を
制御して表示を行う表示手段と、上記第１所定数より多い第２所定数の記憶ラインを有
し、該記憶ラインの各々は複数の記憶画素を含み、該記
憶画素の夫々に対しデジタル画像情報を記憶する記憶手
段と、上記表示手段の各走査線に対応させて、上記記憶手段の
隣接する複数の上記記憶ラインから成るグループを順次
一部の記憶ラインを共通させて選択し、選択した上記グ
ループの複数の上記記憶ラインの各々から、上記各走査
線の各表示画素に対応する一線状に並んだ上記記憶画素
を選択し、複数の該記憶画素に記憶されたデジタル画像
情報を読出してガウシャン分布重み付けを行い且つ加算
してアナログ信号に変換することにより、上記表示手段
の上記走査線の各表示画素の輝度を制御する輝度制御信
号を生成する制御手段とを具えることを特徴とするラスタ走査型表示装置。