JP3359140B2 - ブロック並列誤差拡散方法と装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカラーコンピュータ・デ
ィスプレイやカラープリンタ等のカラー表示装置に関
し、特に、ラスタカラー表示装置等においてカラー画像
を表示する際に適用される並列誤差拡散方法及び装置に
関するものである。

【０００２】

【従来の技術】図１〜図３を参照して、従来例を説明す
る。図１はＣＲＴディスプレイにおける１ビットを表
し、図２は色立体を表し、図３はフロイド(Floyd) とス
タインバーグ(Steinberg) の誤差拡散処理の概念図であ
る。カラーラスタ・グラフィック・ディスプレイは、こ
の分野で良く知られており、これらの装置におけるカラ
ー画像の表示は、通常、画素マップにより達成されてい
る。この画素マップは通常個々の画素からなり、各画素
は、表示装置上の画素の色を表すビットの集合からなっ
ている。このビット集合で取り得るビット数は、表示装
置に表示される色の種類の数と、その装置が与えられた
画像を表示できる解像度に関連している。通常のカラー
システムでは、１画素当たり８或いは２４ビットが記憶
されているが、このビット数はこれに限るものでなく、
種々の変形例が存在している。

【０００３】カラー表示装置は画素に対応する色を、時
には高解像度で表示する。通常のスクリーン画面は、各
画素が最大２²⁴の色を有している１２８０×１０２４の
異なる画素を表示できる。

【０００４】色はしばしば所定のモデルに従ってコンピ
ュータ・ディスプレイ上に表示される。赤、緑及び青
（ＲＧＢ）カラーモデルは、カソード・レイ・チューブ
（ＣＲＴ）及びカラーラスタ表示装置で一般的に使用さ
れているものの１つである。他のカラー表示ディスプレ
イモデルとしては、しばしばカラープリント装置で使用
されるシアン、マゼンタ、及びイエロー（ＣＭＹ）系が
ある。ＲＧＢモデルの一例としては、コンピュータ・デ
ィスプレイと共に使用されるＮＴＳＣ表示規格のものが
ある。この規格では、各画素要素は３つの個々のサブグ
ループに分割され、これら個々のサブグループは、それ
ぞれ与えられた画素の赤、緑、青色部分を表している。

【０００５】図１を参照すると、カラーＣＲＴの表示画
面は密接して配置された画素１を有しており、各画素は
赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の蛍光ドット（輝点）
或いは画素要素を構成している。これらドットは非常に
小さいので、個々のドットより発光される光は、対応す
る３つの色が混じりあったものとして観察者に認識され
る。これら励起される各ドットの強度を変更することに
より、種々の色を広い範囲に亙って作成することができ
る。又、各蛍光ドットが励起される強度は、その画素の
サブグループのそれぞれの値にいくらか比例するので、
画素を変換するための構成（図示せず）が、通常備えら
れている。一例として、１画素２４ビットのカラー表示
システムの２４ビットは８ビットに分割され、各８ビッ
トは赤、緑、青を表している。このことは、赤、緑、青
の各強度レベルが２⁸ 或いは２５６であることを示し、
全体として２²⁴の色値を取り得ることになる。このよう
に多くの色を表示できるカラー表示により、あらゆる目
的のために、連続した階調表示ができるとみなせる程度
に、ほぼ連続した階調の画像を表示することができる。

【０００６】このような手法により印刷される色の範囲
を概念的に説明するために、図２に示すような色立体
に、これらの色をマッピングするのが有効である。ある
点における３つの個々のサブグループが一緒に加算され
ることにより、目的とする色が再生される。例えば、各
原色が同じ量を有する、色立体の対角線は黒（０，０，
０）から白（１，１，１）の種々のグレイレベル(grey
levels) 或いはグレイスケールを表している。

【０００７】多くの表示装置は、例えば２４ビットの入
力画素で供給された色のフルレンジを実際に表示するこ
とができない。例えば、モノクロ（白黒）のラスタ画像
は、主に白と黒の２色のみを表示できる２値レベルの装
置として知られている。他のカラー表示装置は、各原色
の一定数の離散的な強度レベルを表示できるだけであ
る。他の例によれば、２値レベルの強誘電性液晶表示装
置のようなカラー２値レベル装置では、スクリーン上の
各画素要素は、完全にオンとなるかオフになるかの２つ
の強度レベルだけを取り得る。例えば、表示装置が赤、
緑、青及び白の原色を表示できるとすると、各画素が表
示できる色の種類の合計数は、２⁴ ＝１６種類となる。

【０００８】表示装置の入力が多くの強度レベルを含む
とすると、表示したい正確な画素値と実際に表示された
近似値との間の差で表される、表示された色における誤
差が発生するであろう。２値レベルのカラー表示装置の
ような個々のカラー表示装置に表示できる色の数を増や
すための手法が開発されてきている。これに用いられる
手法は中間調処理として一般的に知られており、この中
間調処理の種々の態様の説明として、ＭＩＴプレス(MIT
Press) により１９９１年に発行されたロバート・ユー
リックニー（Robert Ulichney ）による“デジタル中間
調処理(DigitalHalftoning)を参照する。

【０００９】表示される画像の質を向上させるためにユ
ーリックニーにより説明された１つの手法は誤差拡散と
よばれている。この処理は、単一色（白と黒）の表示の
ためにフロイド(floyd) とスタインバーグ(Stainberg)
により開発され、１９７５，３６の情報表示ササイアテ
イ(Society for Infomation Display)技術報告のダイジ
ェスト(Symposium Digest of Technical Papers)１９７
５の“空間グレイスケールのための適応アルゴリズム(A
n Adaptive Algorithm for Spatial Gray Scale ）”で
説明されている。このフロイドとスタインバーグのアル
ゴリズムによれば、各画素値に関連した誤差が、指示さ
れた注目画素の周辺画素のいくつかの値に加算され、こ
れら加算の合計がその画素値に関連した誤差に等しくな
る。これにより、目的とする画像におけるいくつかの画
素に亙る誤差を展開或いは拡散して画質を向上できると
いう効果がある。この処理の一例が図３に示されてお
り、この例では、注目画素３に関連した誤差を展開する
ための決定がなされている。即ち、誤差の２／８が注目
画素３の右側の画素４に割り当てられ、１／８は隣接画
素５に、２／８は注目画素３の下側の画素６に、そして
１／８が、それぞれ７，８，９の記号が付された画素に
割り当てられている。

【００１０】カラー表示に適用できるように誤差拡散を
３次元にまで拡張した既知の手法の１つとして、１９８
２年７月にコンピュータ・グラフィックス(Computer Gr
aphics) より発行された、ポール・ヘックバート(Paul
Heckbert) による“フレームバッファ表示のためのカラ
ー画像量子化(Color image Quantization for FrameBuf
fer Display) ”１６巻、Ｎｏ．３のページ２９７〜３
０４があり、これはまた、１９８６年８月発行の“ＩＢ
Ｍ技術報告書(IBM Technical Disclosure Bulletin) ”
の２９巻、Ｎｏ．３のページ１３２９〜１３３４に開示
されている。

【００１１】このハックバートの処理では、表示装置の
種々の出力可能な出力値が、表示できる色の全域の代表
色として選択される。最も近い表示できる値と注目入力
色の値との距離を表す３次元色空間におけるベクトルが
計算され、この値が、フロイドとスタインバーグの処理
を用いて隣接画素に加算される。

【００１２】

【発明が解決しようとする課題】一般に使用されている
高解像度表示装置は、１２８０×１０２４＝１，３１
０，７２０オーダの画素の解像度で、６０Ｈｚオーダの
リフレッシュ・レートを有している。上述したように、
各画素はそのカラー値に関連した２４ビットを有してい
る。

【００１３】従って、画素の処理がなされなければなら
ないとすると、この処理を高速で実施するために画素が
高速に入力される必要がある。

【００１４】上述の例では、１秒当たり合計２３５メガ
バイト以上の容量が表示入力データを処理したいシステ
ムによって扱われなければならない。誤差拡散は高速の
処理を必要とする処理の一例であり、各画素が調べら
れ、誤差が隣接画素に拡散されなければならない。更
に、誤差拡散処理は、ある画素要素の誤差拡散が、処理
されるべき後続の全ての要素に影響するので、シリアル
以外の方法で実施するのが困難である。

【００１５】注目画素の下側或いは右側に隣接している
画素を選択することにより、画像全体に亙って上部より
下部に誤差拡散が実施され、注目画素から拡散された誤
差が後続の画素にのみ影響を与える。

【００１６】本発明の目的は、並列処理を用いることに
より、高速の画素レートで画像の誤差拡散を行うことが
できる方法と装置を提供することを目的とする。また、
通常の誤差拡散処理を入力ラインの異なるエリアに並行
して実施するとともに、これらのエリアの境界に位置し
ている画素に対し、誤差拡散を行う画素及び重み付けの
係数の調整を行うことにより、つまりエリアの境界部分
で誤差拡散マトリクスの形状を変化させることにより、
誤差を完全に保存することができ、高画質な出力画像を
高速に得ることができる方法と装置を提供することを目
的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に本発明の並列誤差拡散方法は以下の様な工程を備え
る。即ち、誤差拡散を並行して実施する誤差拡散方法で
あって、入力画像に対応する入力データのラインを入力
する工程と、その入力した画像を複数の領域に分割する
分割工程と、各領域の現ラインの注目画素に誤差を拡散
し、出力値とそれに関連した誤差値を作成する工程と、
その関連した誤差値を注目画素と同じ領域の隣接画素、
或いは他の領域の注目ラインでないラインの画素に加算
する加算工程とを有する。

【００１８】上記目的を達成するために本発明の並列誤
差拡散装置は以下の様な構成を備える。即ち、表示され
る画像データを入力するための画像入力手段と、前記画
像入力手段により入力された画像データを複数の領域に
記憶する入力記憶手段と、それぞれが、前記入力記憶手
段から注目ラインの入力画素を受け取る画素入力手段
と、入力画素のそれぞれに誤差を拡散し、出力画素と誤
差拡散データを作成する誤差拡散手段と、前記誤差拡散
データをまず対応する領域内の入力画素に隣接する画素
に加算し、次に隣接領域の注目ラインでないラインの画
素に加算する誤差展開手段とを含む誤差拡散ユニットと
を有する。

【００１９】

【作用】以上の構成において、入力画像に対応する入力
データのラインを入力して、その入力した画像を複数の
領域に分割し、各領域の現ラインの注目画素に誤差を拡
散して、出力値とそれに関連した誤差値を作成する。そ
して、その関連した誤差を他の領域の注目ラインでない
ラインの画素、或いは注目画素と同じ領域の隣接する画
素に加算するように動作する。

【００２０】

【実施例】以下、添付図面を参照して本発明の好適な実
施例を詳細に説明する。

【００２１】この実施例では、実時間の誤差拡散処理
が、多くの誤差拡散処理動作が同時に行われるように、
誤差拡散処理を並行して実行することにより達成され、
これにより、入力画像を扱うのに要求されるスピードを
低下させることができる。

【００２２】上述したように、図３は、フレームバッフ
ァにおける入力画像の１ラインに対する、通常のフロイ
ドとスタインバーグの誤差拡散処理を示す図である。こ
の処理では、注目画素３は使用される誤差拡散処理に従
って閾値処理され、隣接画素に分散するために誤差量に
加算して出力色（Ｏ）が求められる。この誤差は、図示
したような状態で隣接画素４，５，６，７，８，９の値
に加算され、この処理の結果、これらの画素の値が変更
される。

【００２３】本実施例では、図４に示すように、入力画
像フレームバッファ２３は、要求される並行処理の度合
いに応じて所定数の領域１０，１１，１２等に分割され
る。記号１３，１４，１５で示された多重誤差拡散処理
は、入力フレームバッファの各異なる領域に対して並行
して開始され、各処理は図示したように、隣接する要素
にその誤差を拡散して、図示のような隣接画素への拡散
のための対応する誤差値とともに、出力装置に表示する
ための出力値（Ｏ）を作成する。この誤差拡散処理は、
注目ラインの隣接画素に誤差を拡散し続ける。

【００２４】図５を参照すると、各処理がその領域の４
番目の画素に誤差を拡散する時の入力ラインの状態を示
している。これらの処理は、それら各領域の最後に処理
が到達するまで続けられる。

【００２５】次に図６を参照すると、２番目の最後の画
素に到達すると、その領域の２番目の最後の画素を画素
１６に誤差拡散したいという問題が生じる。しかしなが
ら、これは不可能である。なぜなら、この画素１６は既
に誤差が拡散されており、その出力値が決定されてい
る。その代わりに、画素１６の誤差値は次のライン上の
画素１７に加算される。

【００２６】図７に示すように、所定の領域の最後の画
素１８を誤差を拡散したいときに、更なる問題が発生す
る。通常は、画素１８に関連した誤差を画素１６，２１
に拡散することが要求される。しかしながら、これら画
素の出力値は、その前に誤差拡散処理１４（図４）で決
定されている。画素１６，２１に加算されるであろう値
は、その代わりに画素１７及び２２に加算される。よっ
て、画素１７は、画素１８の誤差の１／８だけを受け取
るのではなく、画素１８に関連する誤差の３／８が割り
当てられる。他の誤差拡散処理（例えば１４）は、これ
ら各領域のエッジで同様の問題に遭遇し、これらの問題
は同様の原理を使用して解決される。

【００２７】上述の説明から明らかなように、多重誤差
拡散処理を用いることにより、高速のデータ入力レート
を維持しながら並列に誤差拡散を行なうことができる。
そして、通常の誤差拡散処理を入力ラインの異なるエリ
アに並行して実施するとともに、これらのエリアの境界
に位置している画素に対し、誤差拡散を行う画素及び重
み付けの係数の調整を行うことにより、つまりエリアの
境界部分で誤差拡散マトリクスの形状を変化させること
により、誤差を完全に保存することができ、高画質な出
力画像を高速に得ることができる。

【００２８】図２３は本実施例のＦＬＣＤ表示システム
の構成を示すブロック図で、コンピュータ装置２０１と
表示システム２０３とはケーブル２０２で接続されてい
る。この表示システム２０３は、コンピュータ装置２０
１より受け取った画像データをＦＬＣＤ表示装置５に表
示できるフォーマットの信号に変換している。表示コン
トローラ２０４はＦＬＣＤ表示装置２０５を制御してお
り、ＦＬＣＤ表示装置２０５の各画素のための４つの色
チャネルの情報の形式で入力データを受け取っている。
この実施例では、ＦＬＣＤ表示装置２０５の各画素は２
値の赤、緑、青及び白を表示できる。よって、表示コン
トローラ２０４への入力は、その関連する表示位置と制
御情報に加えて、４ビットの色情報を含んでいる。各画
素の色は２値レベル、オン又はオフのいずれかで表示さ
れるので、表示できる色の数は２×２×２×２＝１６色
である。

【００２９】図８は図２３の表示システム３の一構成を
示すブロック図で、上述した原理を実行するブロック並
列誤差拡散装置２４が示されている。入力画素２５は７
０ＭＨｚのレートで一度に２つずつ供給され、各画素
は、その画素の赤、緑、青のそれぞれの色情報として８
ビットを有し、全体として２４ビットの長さを有してい
る。入力画素２５は入力デマルチプレクサ２６で分配
（デマルチプレクス）され、ブロック並列誤差拡散装置
２４の残りの部分は、４つの画素ブロックのグループ
に、入力周波数の半分の３５ＭＨｚで作動する。

【００３０】ブロック並列誤差拡散装置２４の出力デー
タバス３３は４ビットの画素データの４つのグループの
形式で、出力画素は２値レベルの赤、緑、青及び白の
（ＲＧＢＷ）画素を表示できる装置に表示するのに使用
される。そして、各４ビット画素データの１ビットは、
ＲＧＢＷの１つの色を表示するのに使用される。

【００３１】この入力画素２５は並列に入力補正ユニッ
ト２７に送られ、対応する入力画素が入力補正ユニット
２７に入力されるとき、前の入力画素ラインから拡散さ
れた誤差が注目画素ラインに加算される。この拡散され
た誤差は、０〜４の番号が付された５個のセグメント誤
差拡散ブロック（ＳＥＤＢ）２８より送られてくる。入
力データの補正の際には、各画素に対する入力補正の結
果は、要求されたＳＥＤＢに書込まれる。

【００３２】このＳＥＤＢ２８で実行される３次元フル
カラー誤差拡散方法は、１９８２年７月にコンピュータ
・グラフィックス(Computer Graphics) 社より発行され
た，ポール・ハックバート(Paul Heckbert) 「フレーム
バッファ表示のためのカラー画像量子化」(Color Image
Quantization for Frame Buffer Display, Volume 16,
Number 3) の２９７〜３０４頁に開示されている。

【００３３】この上述したハックバート(Heckbert)の論
文に開示された３次元誤差拡散技術を、画像の５つのセ
グメントに並列に適用することにより、表示装置のため
の画像処理を、より速度を低下させて行なうことができ
る。

【００３４】図９を参照すると、１つのＳＥＤＢ２８が
より詳細に示されている。各ＳＥＤＢは２５６×２７ビ
ットのＲＧＢラインメモリ３９と、並列の３次元誤差拡
散ユニット（Ｐ３ＤＥＤＵ）４０と、２５６×４ビット
のＲＧＢＷラインメモリ４１とで構成され、２５６×２
７ビットのラインメモリ３９の各入力２７ビットは、誤
差及び入力補正データのための正及び負の値を表わすこ
とができるように、赤、緑及び青のそれぞれに対する９
ビット値を表わしている。

【００３５】各ＳＥＤＢ２８は、入力ラインの１／５の
ラインセグメントに作用し、それぞれは中間データの２
５６画素を格納するのに十分なメモリ容量を備えてい
る。各ＳＥＤＢ２８は、入力補正ユニット２７からの入
力補正データを受取るために入力ライン周期の１／５を
要し、入力ライン周期の残りの４／５で、このデータに
関する誤差拡散を完了している。これらＳＥＤＢは、各
セグメントの入力データを利用できるように、１つのラ
インに関して千鳥状に作用している。この誤差拡散処理
により、各画素のＲＧＢＷの値の形式で、対応するＲＧ
ＢＷ出力が作成され、これらは、ＳＥＤＢ２８が次のラ
インの入力補正データを要求するのと同時に、各ＲＧＢ
ＷからＲＧＢＷ出力３０上に送り出される。こうして、
ＳＥＤＢ２８の入力と出力との間で、正確に１ライン周
期の遅延が生じることになる。

【００３６】図８及び図９を参照すると、ＳＥＤＢ２８
は２段階で動作している。第１段階では、Ｐ３ＤＥＤＵ
４０はアイドル状態で、２５６×２７ビットのＲＧＢメ
モリ３９は１サイクル当たり４つのサンプルを入力補正
ユニット２７（図８）に供給し、各サイクルごとに４つ
の補正されたサンプルを受取っている。これと同時に、
２５６×４ビットのＲＧＢＷラインメモリ４１は各サイ
クル毎に４つのサンプルでアクセスされ、その結果を図
８に示された出力ラッチ３２に送っている。この段階は
入力ライン周期の約１／５の間続き、これは所定のセグ
メントのデータがブロック並列誤差拡散装置２４に入力
される時間に相当している。

【００３７】第２の段階では、ＳＥＤＢ２８は誤差拡散
アルゴリズムを、２５６×２７ビットＲＧＢラインメモ
リ３９の各サンプルに順番に適用して、結果として生じ
た誤差を２５６×２７ビットＲＧＢラインメモリ３９の
次のラインに書込み、ＲＧＢＷ出力を２５６×４ビット
のＲＧＢＷラインメモリ４１に書込む。この段階は、入
力ライン周期の残りの４／５の間続く。

【００３８】入力補正ユニット２７からデータを受取る
と同時に、各ＳＥＤＢ２８はまたＳＥＤＢバス３１への
ＳＥＤＢを介して、隣接するＳＥＤＢとの間でデータを
入替えて、セグメントの境界に亙って適正に拡散を行な
い、これにより境界の画素要素は適正に更新されるよう
にしている。

【００３９】ＳＥＤＢ２８からの出力データはラスター
順に出力され、この出力データは出力ラッチ３２にラッ
チされる。そして、表示或は記憶のためにバス３３に送
られる前に同期が取られる。この出力データは、入力ク
ロックレートの半分で、４つの並列サンプルとしてブロ
ック並列誤差拡散装置２４より送り出される。

【００４０】データシーケンサ３４は垂直及び水平情報
信号３５を画素クロック情報とともに受取り、ＳＥＤＢ
２８と制御出力発生器３７への制御信号３６を発生して
いる。この制御出力発生器３７は、後続の装置で必要と
されるであろうフレーム、ライン及び画素の有効信号を
発生している。

【００４１】特定の係数や、誤差拡散処理が注目画素に
関連した誤差を割当てる画素の選択は実質的に変更で
き、これはこの分野で良く知られていることである。

【００４２】ブロック並列誤差拡散装置２４の実時間処
理を理解するために、動作の詳細な例が図８及び図９に
加えて、図１０〜図１３に示されている。

【００４３】図１０は入力ライン（ｍ）の開始時点にお
ける５個のＳＥＤＢの状態を示しており、２５６×７ビ
ットＲＧＢラインメモリ３９は前のライン（ｍ−１）の
データを含んでいる。このラインの最初のセグメントに
対して、２５６×７ビットＲＧＢラインメモリ３９はラ
イン（ｍ−１）からライン（ｍ）に拡散された誤差を含
んでいる。このセグメントは完全に誤差が拡散されてし
まっている。最初のセグメントのための２５６×４ビッ
トＲＧＢＷラインメモリ４１は、出力されるのを待って
いるライン（ｍ−１）のためのデータを含み、他のライ
ンセグメントの全ては部分的に誤差が拡散されているだ
けである。これらセグメントのそれぞれに対して、２５
６×７ビットＲＧＢラインメモリ３９は誤差拡散された
画素のための誤差データと、残りの画素のためのライン
（ｍ−１）より誤差拡散されるのを待っている補正され
た入力データを含んでいる。各セグメントに対して、誤
差拡散された画素のそれぞれのためのＲＧＢＷデータが
２５６×４ビットＲＧＢＷラインメモリ４１の中に記憶
されている。図１０から明らかなように、入力ライン
（ｍ）の開始時点で、ＳＥＤＢ１は２番目のラインセグ
メントの３／４に誤差拡散を完了しており、ＳＥＤＢ２
は３番目のラインセグメントの１／２に誤差拡散を完了
しており、ＳＥＤＢ３は４番目のラインセグメントの１
／４に誤差拡散を完了しており、ＳＥＤＢ４は５番目と
最後のラインセグメントにちょうど誤差拡散を開始する
ところである。

【００４４】図１１は、ブロック並列誤差拡散装置２４
にライン（ｍ）の１／５（２０％）が入力されてしまっ
た後の状態を示している。最初のラインセグメントが入
力されている間、ＳＥＤＢ０のためのＰ３ＤＥＤＵ４０
はアイドル状態にある。入力補正ユニット２７は２５６
×４ビットＲＧＢＷラインメモリ３９より最初のセグメ
ントのための誤差を読出し、同じメモリの補正されたラ
インｍに書き戻している。同時に、出力ラッチ３２は、
最初のセグメントのために、２５６×４ビットＲＧＢＷ
ラインメモリ４１からのデータを読出し、それをブロッ
ク並列誤差拡散装置２４から送り出している。この入力
補正ユニット２７と出力ラッチ３２の両方は、フルデー
タレート、即ち、最大１秒当たり１４０Ｍサンプルで、
ラインメモリをアクセスしている。最初のラインセグメ
ントが入力されている間、２番目、３番目、４番目、５
番目の各セグメントのための４個のＰ３ＤＥＤＵ４０ユ
ニットは、記憶されているデータを処理しながら、それ
ら各セグメントの１／４に対して誤差拡散を完了する。
入力ラインが１／５完了するまでに、ＳＥＤＢ０は誤差
拡散のために用意され、ライン（ｍ）のための補正され
た入力データの完全なセグメントを含んでおり、ＳＥＤ
Ｂ１はライン（ｍ−１）の拡散を完了して、入力補正ユ
ニット２７と出力ラッチ３２はその動作を開始してい
る。そしてＳＥＤＢ２とＳＥＤＢ３とＳＥＤＢ４とは、
更にセグメントの１／４分、処理を前方に進めているこ
とになる。

【００４５】図１２は５個のＳＥＤＢの状態、より詳細
には入力ライン（ｍ）における状態を示し、入力補正ユ
ニット２７は４番目のセグメントに、ライン（ｍ）の入
力データを書込んでおり、出力ラッチ３２は、同じセグ
メントよりのライン（ｍ−１）の拡散結果を読出してい
る。ＳＥＤＢ３のＰ３ＤＥＤＵユニットはアイドル状態
にある。最初の３つのセグメントに対するＰ３ＤＥＤＵ
ユニットは、全てライン（ｍ）のための、前以て入力補
正ユニット２７により書込まれている補正入力データを
処理している。ライン（ｍ）のＲＧＢＷデータは、最初
の３つのセグメントの２５６×４ビットＲＧＢＷライン
メモリ４１に構築される。ＳＥＤＢ４のＰ３ＤＥＤＵ
は、最後のセグメントでライン（ｍ−１）への誤差拡散
を完了する。

【００４６】図１３は、全データが１ライン先に進んだ
以外は、ライン（ｍ）の開始時点と同様にライン（ｍ）
が完了した状態を示し、これらＳＥＤＢがライン（ｍ＋
１）の入力待ちの状態にあるのを示している。

【００４７】上述の説明で注目すべき２つの重要な点が
ある。第１に、各ＳＥＤＢの各Ｐ３ＤＥＤＵユニット
は、入力ライン周期の１／５の間アイドル状態にあり、
これにより入力補正ユニット２７と出力ラッチ３２とが
排他的に、ラインメモリのそのセグメントをアクセスで
きる。従って、各Ｐ３ＤＥＤＵユニットは、ライン時間
の残りの４／５で、そのセグメントに対する誤差拡散を
完了しなければならない。このことは、ライン周期の４
／５で、そのラインの１／５に誤差拡散するために、Ｐ
３ＤＥＤＵユニットが入力データレートの１／４で動作
することを意味している。

【００４８】注目すべき第２の点は、入力補正ユニット
２７と出力ラッチ３２の両方が、１秒当たり１４０メガ
個のサンプルの最大データレートでラインメモリをアク
セスすることにある。ブロック並列誤差拡散装置２４の
内部クロックレートは入力データレートの１／４である
ため、入力補正ユニット２７と出力ラッチ３２は一度に
４個のサンプルで、ラインメモリをアクセスする。これ
は、入力補正ユニット２７がアクセスする時、１サイク
ル毎に、２５６×２７ビットＲＧＢラインメモリ３９よ
り読出され、また書込まれるデータが１０８ビットであ
ることを表している。

【００４９】次に図１４を参照すると、図８の入力補正
ユニット２７がより詳しく示されている。入力補正ユニ
ット２７は、１つのラインの誤差を次のラインの入力デ
ータに加算することにより、画像のライン間に誤差を拡
散するのに必要な演算を実行している。入力補正ユニッ
ト２７は、１秒当たり最大１４０メガ個のサンプルを扱
うことができ、ラインからの入力データ４３を、一度に
４サンプル入力して処理することができる。ＳＥＤＢｓ
よりのＳＥＤＢ誤差データ４４と入力データは、入力補
正ユニット２７に送られ、その結果である入力補正デー
タ４５がＳＥＤＢｓに戻される。

【００５０】入力補正ユニット２７は１２個の同等の９
ビット並列誤差拡散（ＰＥＤ）加算器４６と、加算結果
を保持するための１２個の９ビットラッチ４７とで構成
されている。各ＰＥＤ加算器４６は入力データ４３の１
ロットと、ＳＥＤＢ入力インターフェースよりのＳＥＤ
Ｂ誤差データ４４の１ロットとを受け取る。ラッチされ
た加算結果は、ＳＥＤＢ出力インターフェースに送られ
る。ＰＥＤ加算器４６は、９ビットのＰＥＤの数値系を
使用するように特別に設計されている。これは、特別な
数値系のために変更されたオーバーフロー条件を備え
た、標準的な９ビットの２の補数加算器を使用すること
により達成される。加算器がオーバーフローすると、そ
の結果は適当な正或いは負の範囲内に抑えられる。この
ＰＥＤの数値系では、上位の２ビットが“１”にセット
されていると入力が負であり、そうでない時は正であ
る。このＰＥＤ加算器４６のアルゴリズムは、以下のよ
うである。

【００５１】 a ，b ，c ： ９ビットのＰＥＤ値 c out ： １ビットのキャリイ出力 c=a+b ； ｛キャリ出力ｃ ｏｕｔがオンの時に戻る｝ if (a(8)=0 OR a(7)=0) AND (b(8)=0 OR b(7)=0) ｛入力ａ，ｂが共に正｝ if (c out=1) OR (c(8)=1 AND c(7)=1) ｛キャリイ出力或いは結果が負｝ c=101111111; ｛正の最大値｝ if (a(8)=1 AND a(7)=1) AND (b(8)=1 OR b(7)=1) ｛入力ａ，ｂが共に負｝ if (c(8)=0 OR c(7)=0) c=110000000; ｛負の最大値｝ 再度、図８及び図９を参照すると、２５６×２７ビット
ＲＧＢラインメモリ３９が、データシーケンサ３４、入
力補正ユニット２７及び同じＳＥＤＢ２８内のＰ３ＤＥ
ＤＵ４０にインターフェースされて示されている。

【００５２】図１５を参照すると、２５６×２７ビット
ＲＧＢラインメモリ３９の構成がより詳しく示されてい
る。この２５６×２７ビットＲＧＢラインメモリ３９は
ＳＥＤＢ２８の一部であり、種々のアドレス発生回路を
含み、２つのモード、即ち、１サイクル毎に１０８ビッ
ト或いは２７ビットを読み書きできるモードの内の１つ
のモードで、ＦＩＦＯとしてアクセスされる。１０８ビ
ットモードでは、２５６×２７ビットＲＧＢラインメモ
リ３９は、入力補正ユニット２７よりの読出し及び書込
みを行う。２７ビットモードでは、２５６×２７ビット
ＲＧＢラインメモリ３９は、同じＳＥＤＢのＰ３ＤＥＤ
Ｕ４０よりの読出し及び書込みを行う。いずれのモード
においてもアクセスは、図８のデータシーケンサ３４よ
りの制御信号により初期化される。

【００５３】２５６×２７ビットＲＧＢラインメモリ３
９は、別々の読出しポートと書込みポートを有する６４
ワード×１０８ビットメモリアレイを含み、メモリへの
書込みポート４９は入力補正ユニット２７或いは関連す
るＰ３ＤＥＤＵ４０のいずれかよりのデータを取り込
み、書込み制御モジュール５０により制御されている。
メモリアレイ４８のデータ読出しポート５１よりのデー
タは、読出し制御モジュール５２の制御の下に、いずれ
かのインターフェースに送られている。

【００５４】入力選択ユニット５３は、データ源を選択
する信号５４により制御され、もしデータが入力補正ユ
ニット２７のインターフェースより送られてくる時は、
そのデータはそのまま通過する。もしデータがＰ３ＤＥ
ＤＵインターフェースから入力される時は、３つの連続
するサンプルがラッチされ、後続の１サンプルと結合さ
れて、４サイクル毎に一度書き込まれる１０８ビットの
書込みデータを作成する。

【００５５】書込み制御モジュール５０は、データシー
ケンサ３４（図８）よりのEN IC 信号５５と、Ｐ３ＤＥ
ＤＵインターフェースよりのP3DEDU VALID信号５６とを
受け取る。EN IC 信号５５が出力されると、入力補正ユ
ニット２７のデータが書込みのために選択され、各サイ
クル毎に、メモリアレイのある場所に書き込まれる。P3
DEDU VALID信号５６が出力されると、Ｐ３ＤＥＤＵより
のデータが書込みのために選択され、４サイクル毎に、
メモリアレイのある場所に書き込まれる。これらいずれ
の信号も出力されない時は、書込みが行われず、書込み
アドレスがリセットされる。

【００５６】２５６×２７ビットＲＧＢラインメモリ３
９は、メモリアレイ４８のデータを入力補正ユニット２
７に送り出すためのトライステートバッファ５７を備え
ており、このトライステートバッファ５７は、EN IC 信
号５５が出力されたときに、読出し制御モジュール５２
によってイネーブルにされる。

【００５７】出力マルチプレクサ５８はメモリアレイの
出力から、Ｐ３ＤＥＤＵインターフェースに出力される
２７ビットを選択している。アレイ出力を構成している
４つの２７ビットグループは、順次選択される。

【００５８】読出し制御モジュール５２は、データシー
ケンサ３４よりのEN IC 信号とEN P3DEDU 信号５５を取
り込む。EN IC 信号５５が出力されると、トライステー
トバッファ５７がイネーブルになり、メモリアレイ４８
が各サイクルで一度読出される。EN P3DEDU 信号が出力
されると、読出し制御モジュール５２が４サイクル毎に
１つの場所を読出し、出力マルチプレクサ５８を切り換
え、IC VALID信号５９をＰ３ＤＥＤＵインターフェース
に送り出す。いずれの信号も出力されないときは、読み
出しが行われず、読出しアドレスがリセットされる。

【００５９】図８及び図９を参照すると、Ｐ３ＤＥＤＵ
４０への、或いはよりのデータは、各クロックサイクル
で各方向への３つの９ビットの数値形式である。Ｐ３Ｄ
ＥＤＵ４０へのデータは、そのセグメントにおける各Ｒ
ＧＢ画素ための入力補正された成分を表している。Ｐ３
ＤＥＤＵ４０から２５６×２７ビットＲＧＢラインメモ
リ３９へのデータは、各画素に対して次のラインに拡散
されるべき誤差値を表している。次に図１６を参照する
と、Ｐ３ＤＥＤＵ４０がより詳細に示されている。この
Ｐ３ＤＥＤＵ４０は、内部Ｐ３ＤＥＤＵレジスタ６１
と、注目ライン画素パイプライン（ＣＬＰＰ）６２と、
３次元ルックアップユニット（３ＤＬＵ）及び次ライン
誤差パイプライン（ＮＬＥＰ）６４とを備える４つの主
な部分で構成されている。

【００６０】補正された入力データ６５は、２５６×２
７ビットＲＧＢラインメモリ３９よりＣＬＰＰ６２に送
られる。このＣＬＰＰ６２は、入力データと、以前の誤
差結果、そしてある時には、内部Ｐ３ＤＥＤＵレジスタ
６１の内容に基づいて注目ライン上の画素のための補正
値を発生している。

【００６１】各注目ラインの画素値が計算されると、そ
れは３次元のルックアップユニット（３ＤＬＵ）６３に
送られる。このルックアップユニット６３は、画素値に
最も近いＲＧＢＷの頂点（vertex) を探し、ＲＧＢ空間
で、この頂点の座標値を見出し、ハックバート(Heckber
t)処理に従って、画素値と頂点のＲＧＢ座標との間の差
である誤差を求める。この誤差値はラッチされ、３ＤＬ
Ｕ６３で１サイクルだけ遅延される。この頂点のＲＧＢ
Ｗ出力４２は、２５６×４ビットＲＧＢＷラインメモリ
４１に出力され、頂点のＲＧＢ値とラッチされた誤差と
がＣＬＰＰ６２に帰還されている間、注目ラインの次の
画素値の計算に使用される。

【００６２】次ライン誤差パイプライン（ＮＬＥＰ）６
４は、３ＤＬＵ６３より、ラッチされた誤差値を入力し
ている。このパイプライン６４は、連続した画素の誤差
の重み付け加算を行って、各画素値における次のライン
に送られる誤差値を計算している。又ときには、内部Ｐ
３ＤＥＤＵレジスタ６１からの値が、この計算に使用さ
れる。この加算結果は、ライン６５を介して２５６×２
７ビットＲＧＢラインメモリ３９と、ライン３１を介し
て隣接するＰ３ＤＥＤＵ送られる。

【００６３】制御信号（例えば６６）はデータとともに
各ユニットを通過し、各インターフェース部では、デー
タは、そのインターフェース部のデータが有効であると
きにいつも出力されるＶＡＬＩＤ信号を伴っている。こ
れら制御信号は各モジュール内で局部的な制御信号を発
生したり、全てのインターフェース部で制御信号を発生
するのに使用される。

【００６４】図１７を参照すると、内部Ｐ３ＤＥＤＵレ
ジスタ６１がより詳しく示されており、簡略化するため
に、赤色のチャネルのデータパスのみが示されている
が、他の青、緑色のデータパスも同様である。内部Ｐ３
ＤＥＤＵレジスタ６１はＰ３ＤＥＤＵ４０の一部を形成
している。各色に対して４個の内部Ｐ３ＤＥＤＵレジス
タ６１があり、その出力（赤チャネルに対して）は、R
IPP1，R IPP0，R IPN1，R IPN0で示されている。R IPP
1，R IPP0は前のセグメントよりの内部Ｐ３ＤＥＤＵの
誤差を表わし、PREV VALID IN 信号が出力されたとき、
Ｒ ＰＲＥＶよりの順にロードされる。R IPN1，R IPN0
は次のセグメントよりの内部Ｐ３ＤＥＤＵの誤差を表わ
し、NEXT VALID IN 信号が出力されたとき、Ｒ ＮＥＸ
Ｔよりの順にロードされる。

【００６５】図１６を参照すると、Ｐ３ＤＥＤＵ４０は
ＳＥＤＢよりＳＥＤＢバス３１を通して２つの隣接する
Ｐ３ＤＥＤＵからのデータを交換している。３つの９ビ
ット信号が隣接するＰ３ＤＥＤＵのそれぞれより入力さ
れる。更に、Ｐ３ＤＥＤＵ誤差信号が隣接するＰ３ＤＥ
ＤＵのそれぞれに送られ、隣接するＰ３ＤＥＤＵよりの
データは、隣接セグメントより注目セグメントへのＰ３
ＤＥＤＵ誤差拡散を表わしている。Ｐ３ＤＥＤＵ４０で
処理された完全なセグメントのそれぞれのために、２つ
の値が前のセグメントより入力され、次のセグメントよ
り２つの値が入力される。同様に、Ｐ３ＤＥＤＵの誤差
出力は、２つのサンプルを前のセグメントに、２つのサ
ンプルを次のセグメントに送るのに使用される。

【００６６】Ｐ３ＤＥＤＵレジスタ６１よりのデータ
は、注目ラインの次の画素を計算するためにＣＬＰＰ６
２で使用される場合がある。

【００６７】図１８を参照すると、ここには注目ライン
画素パイプライン（ＣＬＰＰ）６２がより詳細に示され
ている。ここでもまた、簡略化するために赤チャネルの
データパスのみが示されている。

【００６８】ＣＬＰＰ６２は、ＣＬＰＰ制御ユニット７
２と、３入力Ｐ３ＤＥＤＵ加算器６７と、２入力Ｐ３Ｄ
ＥＤＵ減算器６８と、加算器入力を選択するためのマル
チプレクサ６９と、２つのラッチ７０，７１を備えてい
る。入力される画素データＲ ＩＣはラッチ７０にラッチ
され、Ｐ３ＤＥＤＵ加算器６７に送られる。このＰ３Ｄ
ＥＤＵ加算器６７の他の入力は、ラッチされたＣＬＰＰ
出力Ｒ ＣＬＰＰと、ＣＬＰＰ制御ユニット７２の制御
の下に３ＤＬＵ６３の誤差出力Ｒ ３ＤＬＵと２つの内
部Ｐ３ＤＥＤＵレジスタ６１よりのＲ ＩＰＰ０，Ｒ
ＩＰＰ１のいずれかを選択するマルチプレクサの出力で
ある。この加算器の出力は、直接Ｐ３ＤＥＤＵ減算器６
８に送られ、そこで３ＤＬＵ６３の頂点選択出力Ｒ Ｖ
ＥＲがそれから引かれる。

【００６９】Ｒ ３ＤＬＵは２つ前の位置の画素より注
目画素に拡散された誤差を表わしており、前の画素より
の誤差は、（Ｒ ＣＬＰＰ−Ｒ ＶＥＲ）となる。Ｒ
ＶＥＲよりラッチ７１へのパスを出来るだけ早くしなが
ら、注目画素にこれら２つの誤差を拡散するために加算
器と減算器とが組み合されている。

【００７０】マルチプレクサ６９による選択、ラッチ７
０，７１のリセット信号は、ＩＣ ＶＡＬＩＤ入力より得
られたＣＬＰＰ制御ユニット７２よりの信号により制御
されている。これら制御信号により、ＣＬＰＰ６２がラ
インセグメントの開始時点で正確に起動するのを確実に
している。特に、Ｒ ＣＬＰＰはセグメントの最初の画
素が計算されている間“０”にセットされ、これにより
Ｒ ＶＥＲを順に強制的に“０”にする。ＣＬＰＰ制御
ユニット７２はまたＲ ＣＬＰＰ出力上に有効データが
あることを示すＣＬＰＰ ＶＡＬＩＤ信号を出力してい
る。

【００７１】ＣＬＰＰ６２の完全なアルゴリズムは以下
のようである。

【００７２】画素０： R SUM(0)=R IC(0)+ R IPP0 +
(2/8)×R CLPP - (2/8)×R VER=R IC(0)+ R IPP0 since
R CLPP = R VER = 0 画素１： R SUM(1)=R IC(1)+ R IPP1 + (2/8)×R CLPP
- (2/8)×R VER 画素ｎ（１＜ｎ＜Ｎ−１）：R SUM(n)=R IC(n)+ (1/8)
×R 3DLU+ (2/8) ×R CLPP - (2/8)×R VER 図１９を参照する。ここには３次元ルックアップユニッ
ト（３ＤＬＵ）６３が詳しく示されている。この３ＤＬ
Ｕ６３は、ＣＬＰＰ６２で計算がされるともに、各注目
ライン画素を受取っている。３ＤＬＵ６３は、計算され
ると注目画素を取出し、その画素値に最も近いＲＧＢＷ
の頂点を探す。そして、ＲＧＢ空間内で、その頂点の座
標を見つける処理に進む。そして、次に誤差を処理す
る。

【００７３】入力画素の３つの成分は、最初にその値を
０から２５５に限定し、それから３２で割って、その結
果を丸めることにより、それぞれ７３から３ビットに減
少されている。その結果の９ビットが、ＦＬＣＤパネル
に表示できる１６個のＲＧＢＷの値の１つを選択する選
択ＲＯＭ７４をアドレスするのに使用されている。この
選択された頂点は、ラッチ７８を介して２５６×４ビッ
トＲＧＢＷラインメモリ４１に送られる。

【００７４】選択されたＲＧＢＷの頂点はまた、頂点変
換ユニット７５によってＲＧＢ空間に変換され、この頂
点変換ユニット７５は、ＲＧＢ空間におけるＲＧＢＷ頂
点の座標を特定する６個のレジスタ、ＷＰＲｅｄ，ＲＰ
Ｒｅｄ，ＷＰＧｒｅｅｎ，ＧＰＧｒｅｅｎ，ＷＰＢｌｕ
ｅ，ＢＰＢｌｕｅ（図示せず）を使用している。この変
換により生じるＲＧＢ頂点は、３ＤＬＵ６３に送られ
る。それはまた、入力画素値より差し引かれ、３ＤＬＵ
６３より出力される前にラッチ７７にラッチされる３Ｄ
ＬＵ誤差値を与えている。３ＤＬＵ誤差値とＲＧＢ頂点
値は、注目ライン上の次の画素値を計算するＣＬＰＰ６
２に帰還される。３ＤＬＵ ＶＡＬＩＤは有効な３ＤＬ
Ｕ６３誤差データを示すために出力される。

【００７５】図２０を参照する。ここには次ライン誤差
パイプライン（ＮＬＥＰ）６４が詳細示されており、こ
こでもまた、簡略化のために赤チャネルのみが示されて
いる。

【００７６】ＮＬＥＰは、３ＤＬＵ６３からの各画素の
ための計算された誤差を取り込み、内部のＰ３ＤＥＤＵ
データとともに、次のラインの各画素に拡散されるべき
誤差の合計を発生している。ＮＬＥＰ６４は３ＤＬＵ６
３からの誤差データのためのパイプライン７９と、５入
力加算器８０と、加算器の入力を選択するためのマルチ
プレクサ８１と制御回路８２とを備えている。

【００７７】ＮＬＥＰ６４の動作は、入力信号３ＤＬＵ
ＶＡＬＩＤに基づいている。この信号は、最初の有効
誤差がＲ ３ＤＬＵに表われる時に３ＤＬＵ６３により
出力され、そのセグメントの最後の有効誤差まで出力さ
れている。Ｒ ３ＤＬＵ上のデータは、３つのラッチ７
９を通して並列になっているため、３ＤＬＵ６３よりの
４つの最も最近の誤差値が何時でも利用できるようにな
っている。３ＤＬＵ６３より有効な誤差データが転送さ
れていないとき（即ち、３ＤＬＵ ＶＡＬＩＤが出力さ
れていないとき）は、Ｒ ３ＤＬＵは常に０である。

【００７８】その動作の大部分で、マルチプレクサ８１
が選択され、加算器８０は次の計算を行なう。

【００７９】RSUM=(1/8)×R 3DLU+ (1/8) ×R 3DLU1+
(2/8)×R 3DLU2+ (1/8)×R 3DLU3 ＮＬＥＰ６４によって作成された最初の出力は、前のセ
グメントに送られるべき２つの誤差値である。これらの
誤差値の最初は、そのセグメントの最初の画素の誤差Ｒ
３ＤＬＵ（０）がＲ ３ＤＬＵ上にあるときに作成さ
れ、２番目の誤差値は１クロックサイクル後に作成され
る。ＰＲＥＶ ＶＡＬＩＤ ＯＵＴ信号は、これら前の
セグメントの誤差が出力Ｒ ＥＲＲ上にあるときに出力
され、その値は以下のようである。

【００８０】サイクル２ R ERR = (1/8) ×R 3D
LU(0) （加算器の他の入力は０） サイクル１ R ERR = (1/8) ×R 3DLU(1)+ (1/8)
×R 3DLU(0) （加算器の他の入力は０） 後続のサイクルでは、ＥＲＲ ＶＡＬＩＤ信号が出力さ
れ、次のラインの注目セグメントのための誤差が出力に
表われ始める。

【００８１】サイクル０ R ERR = (1/8) ×R 3D
LU(2)+ (1/8)×R 3DLU(1) + (2/8)×R 3DLU(0) サイクルＫ（１＜ｎ＜Ｎ−３）R ERR = (1/8) ×R 3DLU
(n+2)+ (1/8)×R 3DLU(n+1)+(2/8) ×R 3DLU(n) +(1/8)
×R 3DLU(n-1) サイクルＮ−２では、そのセグメントの２番目の最後の
画素のために次ライン誤差が作成される。ＤＡＴＡ Ｖ
ＡＬＩＤ信号は、転送されるべき誤差がないので出力さ
れなくなる。このサイクルでは、マルチプレクサ８１は
内部Ｐ３ＤＥＤＵ誤差レジスタの、次にセグメントから
次のラインの画素Ｎ−２に拡散されるべき誤差を表わす
Ｒ ＩＰＮ１（図１７）を選択するように切り換えられ
る。

【００８２】サイクルＮ−２ R ERR = R IPN1 +(1/
8) ×R 3DLU(N-1) +(2/8)×R 3DLU(N-2) + (1/8) ×R 3
DLU(N-3) 次のサイクルでは、マルチプレクサ８１は他の内部Ｐ３
ＤＥＤＵ誤差レジスタのＲ ＩＰＮ０を選択するように
切り換えられる。３ＤＬＵ６３よりの０となった誤差
は、今迄にパイプラインを伝播している。

【００８３】サイクルＮ−１ R ERR = R IPN0 + 0 +
(2/8)×R 3DLU(N-1) +(1/8)×R 3DLU(N-2) サイクルＮ−１に続いて、ＥＲＲ ＶＡＬＩＤ信号が出
力され、ＮＥＸＴ ＶＡＬＩＤ ＯＵＴが出力される。
この段階で、Ｒ ３ＤＬＵ（Ｎ−１）を保持しているＲ
３ＤＬＵ２とＲ ３ＤＬＵ（Ｎ−２）を保持している
Ｒ ３ＤＬＵ３と共に、誤差パイプラインは一時的にホ
ールドされる。最終的な２つの出力は、次のセグメント
に拡散される誤差で、それらは下記のように表わされ
る。 サイクルＮ R ERR = (2/8) ×R 3DLU(N-1)+ (1/
8)×R 3DLU(N-2) サイクルＮ＋１ R ERR = (2/8) ×R 3DLU(N-1) ＮＬＥＰ６４は、次のライン上の各画素位置に伝播され
るべき累積誤差を２５６×２７ビットＲＧＢラインメモ
リ３９に送り出し、次のライン上の隣接セグメントに伝
播されるべき誤差を、他のＰ３ＤＥＤＵｓに出力してい
る。

【００８４】図２１を参照すると、ここには２５６×４
ビットＲＧＢラインメモリ４１がより詳しく示されてい
る。図１０に示すように、２５６×４ビットＲＧＢライ
ンメモリ４１はＳＥＤＢ２８の一部を形成しており、デ
ータシーケンサ３４と、Ｐ３ＤＥＤＵ４０と出力ラッチ
３２にインターフェースされている。このラインメモリ
４１は書込み制御回路８４と読出し制御回路８５とを有
し、これにより２つのモードの内の１つのモードで、各
サイクルで４ビットを書込み、或は各サイクルごとに１
６ビットを読出す、ＦＩＦＯとしてアクセス出来るよう
になっている。４ビット書込みモードでは、２５６×４
ビットＲＧＢＷラインメモリ４１は、同じＳＥＤＢのＰ
３ＤＥＤＵ４０により書込まれ、１６ビットの読出しモ
ードでは、２５６×４ビットＲＧＢＷラインメモリ４１
は出力ラッチ３２により読出される。あるモード或は他
のモードでのアクセスは、データシーケンサ３４とＰ３
ＤＥＤＵ４０よりの制御信号により初期化される。

【００８５】２５６×４ビットＲＧＢＷラインメモリ４
１は、独立した読出しポートと書込みポートを備える６
４ワード×１６ビットメモリアレイ８６を含んでいる。
メモリ書込みポートはＰ３ＤＥＤＵインターフェースよ
りのデータを取り込み、書込み制御回路８４により制御
されている。読出しポートのデータは、読出し制御回路
８５の制御の下に、トライステートバッファ８７を介し
て出力ラッチ３２のインターフェースに送られる。

【００８６】入力ラッチ８８はＰ３ＤＥＤＵ４０からの
４ビットデータを組み立てて、メモリアレイに書込むた
めの１６ビットワードを作成する。３つの連続したサン
プルがラッチされ、後続のサンプルと組み合されて、４
サイクルに一度ずつメモリアレイに書込まれる１６ビッ
ト書込みデータを作成する。

【００８７】書込み制御回路８４はＰ３ＤＥＤＵ ＶＡ
ＬＩＤ信号を取り込み、入力ラッチ制御信号を発生し、
メモリアレイへの書込み制御を行なっており、これによ
りＰ３ＤＥＤＵ ＶＡＬＩＤ信号が出力されている間
に、４サイクル毎にメモリアレイの１つのロケーション
にデータが書込まれる。このＶＡＬＩＤ信号が出力され
ないときは、書込みは行なわれず、書込みアドレスはリ
セットされている。

【００８８】トライステートバッファ８７はメモリアレ
イよりのデータを、出力ラッチインターフェースに出力
している。これらバッファ８７は、ＥＮ ＲＥＡＤ信号
が出力されているときに読出し制御回路８５によりイネ
ーブルにされる。

【００８９】トライステートバッファ８７は、データシ
ーケンサ３４からのＥＮ ＲＥＡＤ信号を取り込み、そ
れが出力されているときトライステートバッファ８７は
イネーブルされ、メモリアレイ８６は各サイクル毎に一
度だけ読み出される。ＥＮ ＲＥＡＤ信号が出力されない
ときは、読出しは行なわれず、読出しアドレスはリセッ
トされる。データシーケンサ３４からの制御信号は、２
５６×４ビットラインメモリ４１の読出しモードにおけ
る動作を初期化する。

【００９０】図２２を参照すると、データシーケンサ３
４が詳細に示されており、このデータシーケンサ３４は
ブロック並列誤差拡散装置２４の全ての他のモジュール
の動作を制御している。このシーケンサ３４は、包括的
に他のモジュールの動作を制御する構成(configuratio
n) レジスタ８９を含んでいる。このシーケンサはま
た、他のモジュール、特にＳＥＤＢｓの順序を制御する
のに使用されるラインカウンタ９０、画素カウンタ９１
を含んでいる。

【００９１】１つのフレームに対するデータシーケンサ
３４の動作は、ブロック並列誤差拡散装置２４へのＶＳ
ＹＮＣ入力信号のアクティブなエッジが検出されると開
始され、これによりラインカウンタ９０にＭｉｎＬｉｎ
ｅレジスタ９３より値がロードされる。このラインカウ
ンタ９０は、ブロック並列誤差拡散装置２４に入力され
るＨＳＹＮＣのアクティブエッジが表われる毎にインク
リメントされる。このＨＳＹＮＣのアクティブエッジに
より、またＭｉｎＰｉｘｅｌレジスタ９４より画素カウ
ンタ９１に値がロードされ、この画素カウンタ９１はＰ
ＣＬＫサイクル毎に４ずつカウントアップされる。

【００９２】このラインカウンタ９０は０、及びＭａｘ
Ｌｉｎｅレジスタ９５と比較され、ブロック並列誤差拡
散装置２４が各ラインの有効部分を処理しているかが判
断される。この比較の結果は、構成レジスタ８９の内容
とともに、一般的な制御ブロック９６に送られる。この
一般的な制御ブロックは９６は、包括的なリセット信号
やイネーブル信号や、ブロック並列誤差拡散装置２４の
他のモジュールのテスト信号などを生成している。この
ブロック９６はまた、ＳＥＤＢ順序信号を発生するデー
タシーケンサ３４の残りの機能を制御している。

【００９３】ＳＥＤＢセグメントカウンタ９２は主に３
つのカウンタからなり、クロックをＮ／４サイクルに分
割する２つのカウンタがある。ここでＮは、セグメント
長レジスタ９７の値を示している。カウンタは交互のラ
インに使用され、最初の４個のＳＥＤＢのための制御信
号を作成している。３番目のカウンタは、クロックをＬ
／４に分割しており、ここでＬは最後のセグメント長レ
ジスタ９８の値である。このカウンタは各サイクルごと
に使用され、ＳＥＤＢ４のための制御信号を作成してい
る。

【００９４】図２３を参照する。この図２３には、ＳＥ
ＤＢよりのデータを取り込んで、出力データバス３３に
出力する前に、それをフォーマットする出力ラッチ３２
が示されている。カラーの場合には、これは単にデータ
を１サイクル分遅延させるだけである。出力ラッチ３２
はまたフレーム、ライン及び画素有効出力信号をラッチ
しており、これによりこれらの信号が出力データととも
に段階に留まることができる。

【００９５】ＳＥＤＢよりのデータは各クロックサイク
ル毎に４つの４ビット形式であり、４つの連続する画素
のＲＧＢＷ或は白黒の値を表わしている。

【００９６】出力ラッチ３２は実質的に２つのフリップ
フロップのバンクであり、第１のバンクはＰＣＬＫの立
ち下がりでクロックされ、有効(VALID) 信号は各サイク
ル毎にラッチされる。第２のラッチされたバンクは、Ｐ
ＣＬＫの立ち上がりエッジでクロックされ、出力を駆動
している。

【００９７】前述の説明より、今まで説明した並列化処
理の採用による高速処理が要求される方法及び装置が明
らかになったが、この処理の分割及びその境界を変更す
ることにより、その劣化を最小にできたならば、誤差拡
散された画像の質をより向上させることができるであろ
う。

【００９８】上述の説明は単に本発明の好適な実施例を
説明しただけで、当業者に容易に想到できる本発明の変
更は、本発明の趣旨から逸脱することなく、これに含ま
れるものである。例えば、本発明は大きな変更なく、多
くの異なるカラーモデルにも適用でき、処理速度を低下
するために、セグメントの数を増大してもよい。

【００９９】

【発明の効果】以上説明したように本発明によれば、並
列処理を用いることにより、高速の画素レートで画像の
誤差拡散を行うことができる効果がある。

【図面の簡単な説明】

【図１】ＣＲＴタイプの表示装置の従来の単一画素を示
す図である。

【図２】単一の色立体を表す図である。

【図３】フロイドとスタインバーグによる誤差拡散処理
を表す図である。

【図４】本実施例の初期状態における入力画像フレーム
バッファの分割状態を示す図である。

【図５】本実施例の各領域の４番目の画素に誤差拡散を
行っている時の入力ラインの状態を示す図である。

【図６】各誤差拡散処理が、その領域の最後から２番目
の画素に達した時の本発明の好適な実施例の状態を示す
図である。

【図７】各誤差拡散処理が、その領域の最後の画素に達
した時の本発明の好適な実施例の状態を示す図である。

【図８】本実施例の表示システムの構成の一部を示すブ
ロック図である。

【図９】図８のセグメント誤差拡散ブロック（ＳＥＤ
Ｂ）のブロック図である。

【図１０】入力ライン（ｍ）の開始時点における本実施
例のＳＥＤＢの状態を示す図である。

【図１１】入力ライン（ｍ）の２０％が入力された後の
ＳＥＤＢの状態を示す図である。

【図１２】入力ライン（ｍ）の７０％が入力された後の
ＳＥＤＢの状態を示す図である。

【図１３】入力ライン（ｍ）の入力が完了した時のＳＥ
ＤＢの状態を示す図である。

【図１４】図８の入力補正ユニットの構成を示すブロッ
ク図である。

【図１５】図９の２５６×２７ビットＲＧＢラインメモ
リ３９のブロック図である。

【図１６】図９の並列３次元誤差拡散ユニット（Ｐ３Ｄ
ＥＤＵ）のブロック図である。

【図１７】図１６の内部並列３次元誤差拡散ユニット(I
nter-P3DEDU)６１のブロック図である。

【図１８】図１６の注目ライン画素パイプライン（ＣＬ
ＰＰ）のブロック図である。

【図１９】図１６の３次元ルックアップユニット（３Ｄ
ＬＵ）のブロック図である。

【図２０】図１６の次ライン誤差パイプライン（ＮＬＥ
Ｐ）のブロック図である。

【図２１】図１６の２５６×４ビットＲＧＢＷラインメ
モリ４１のブロック図である。

【図２２】図８のデータシーケンサ３４のブロック図で
ある。

【図２３】図８の出力ラッチ３２のブロック図である。

【図２４】本実施例のＦＬＣＤ表示システム全体を構成
を示すブロック図である。

【符号の説明】

２７ 入力補正ユニット ２８ セグメント誤差拡散ブロック（ＳＥＤＢ） ３２ 出力ラッチ ３４ データシーケンサ ３９ ２５６×２７ビットＲＧＢラインメモリ ４０ ３次元誤差拡散ユニット（Ｐ３ＤＥＤＵ） ４１ ２５６×４ビットＲＧＢＷラインメモリ ４８ ６４ワード×１０８ビットメモリアレイ ６２ 注目ライン画素パイプライン（ＣＬＰＰ） ６３ ３次元ルックアップユニット（３ＤＬＵ） ６４ 次ライン誤差パイプライン（ＮＬＥＰ） ２０１ コンピュータ装置 ２０３ 表示システム ２０４ ＦＬＣＤ表示コントローラ ２０５ ＦＬＣＤ表示装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム クラーク ネイラー ジュ ニア. オーストラリア国， ニュー サウス ウェールズ 2080， マウント クリン グ・ガイ， ヤング ストリート 12 (56)参考文献 特開 平６−98165（ＪＰ，Ａ) 特開 昭61−63893（ＪＰ，Ａ) 米国特許5271070（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 5/42 G06T 5/00 H04N 1/40,1/46

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 誤差拡散を並行して実施する誤差拡散方
   法であって、 入力画像に対応する入力データのラインを入力する工程
   と、 その入力した画像を複数の領域に分割する分割工程と、 各領域の現ラインの注目画素に誤差を拡散し、出力値と
   それに関連した誤差値を作成する工程と、 その関連した誤差を他の領域の注目ラインでないライン
   の画素、或いは注目画素と同じ領域の隣接する画素に加
   算する加算工程と、を有することを特徴とする並列誤差
   拡散方法。
2. 【請求項２】 前記分割工程は、前記領域を境界領域と
   非境界領域とに分割する工程を有し、前記加算工程は、
   境界領域の画素における関連した誤差を、他の境界領域
   の注目ラインでないラインの画素に加算することを特徴
   とする請求項１に記載の並列誤差拡散方法。
3. 【請求項３】 前記境界領域の画素に関連した誤差は、
   隣接する領域の次ラインの画素に加算されることを特徴
   とする請求項２に記載の並列誤差拡散方法。
4. 【請求項４】 前記分割工程は、各入力画像ラインの所
   定の部分を同じ領域に割り当てる工程を含むことを特徴
   とする請求項１に記載の並列誤差拡散方法。
5. 【請求項５】 前記加算工程は、フロイド−スタインバ
   ーグ(Floyd-Steinberg) 係数を用いて実行されることを
   特徴とする請求項１に記載の並列誤差拡散方法。
6. 【請求項６】 前記入力データは、赤、緑及び青色デー
   タのための情報の個別のチャネルを含むことを特徴とす
   る請求項１に記載の並列誤差拡散方法。
7. 【請求項７】 前記誤差拡散は前記領域のそれぞれで同
   時に行われることを特徴とする請求項１に記載の並列誤
   差拡散方法。
8. 【請求項８】 表示される画像データを入力するための
   画像入力手段と、 前記画像入力手段により入力された画像データを複数の
   領域に記憶する入力記憶手段と、 複数の誤差拡散ユニットであって、それぞれが、前記入
   力記憶手段から注目ラインの入力画素を受け取る画素入
   力手段と、入力画素のそれぞれに誤差を拡散して出力画
   素と誤差拡散データを作成する誤差拡散手段と、前記誤
   差拡散データをまず対応する領域内の入力画素に隣接す
   る画素に加算し、次に隣接領域の注目ラインでないライ
   ンの画素に加算する誤差展開手段とを含む差拡散ユニッ
   トと、を有することを特徴とする並列誤差拡散装置。
9. 【請求項９】 出力記憶手段に出力画素を出力する画素
   出力手段を更に有し、前記出力記憶手段は前記誤差拡散
   手段からの出力画素を受取り、表示のために前記出力画
   素を記憶することを特徴とする請求項８に記載の並列誤
   差拡散装置。
10. 【請求項１０】 前記隣接領域の注目ラインでないライ
    ンは隣接領域の次のラインであることを特徴とする請求
    項８に記載の並列誤差拡散装置。
11. 【請求項１１】 前記入力画像は複数のラインを含み、
    前記入力記憶手段は入力画像を複数の領域に分割し、各
    領域は入力ラインの同じ部分を含むことを特徴とする請
    求項８に記載の並列誤差拡散装置。
12. 【請求項１２】 画素ラインからなる画像を誤差拡散す
    るための並列誤差拡散装置であって、 入力画像をライン単位に入力し、周辺画素よりの誤差拡
    散の一部を各画素に加算する入力補正手段と、 あるラインの異なるセグメントにほぼ独立に並行して作
    用し、各セグメントの境界で画素のための誤差拡散デー
    タを交換する複数の誤差拡散ユニットと、を有すること
    を特徴とする並列誤差拡散装置。
13. 【請求項１３】 前記誤差拡散ユニットは、同時に並行
    して動作することを特徴とする請求項１２に記載の並列
    誤差拡散装置。